【技术实现步骤摘要】
本专利技术涉及集成电路，特别是涉及一种熔丝型存储器及模数转换器。
技术介绍
1、现有高速高精度模数转换器一般采用多级流水线结构设计，cmos工艺流片加工。对模数转换器而言，目前cmos工艺下的晶体管、电阻及电容的加工精度和匹配度最高仅能达到10位精度，为满足更高精度的模数转换器设计要求，需要在转换器设计阶段就充分考虑对误差、匹配等的校正和校正信息的存储。高速高精度模数转换器误差及匹配的校正一般在流片后进行，校正信息确定并固化后无需更改，并要保证长期保存且不能断电丢失，其校正数据量大多在500bits以下。现有半导体存储器中的熔丝型存储器具有兼容标准cmos工艺、成本低、结构简单、容量较小等特点，比较适合此类模数转换器校正信息的存储。
2、然而，现有的熔丝型存储器至少存在以下缺陷：
3、1)、编程后的熔丝熔断不充分，导致后续读取电路中熔丝所在部分无法等效于开路，熔丝的阻值为一个中间值而无法趋近于无穷大，对应读取得到的数据信号为一个介于0和1之间的中间值，进而影响所存储校正数据的长期稳定性；
4、2)、熔丝型存储器仍然会产生一定的静态功耗，无法完全满足模数转换器高可靠性和低功耗的应用需求。
5、因此，目前亟需一种技术方案，以提升熔丝型存储器的数据稳定性并降低熔丝型存储器的静态功耗。
技术实现思路
1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种熔丝型存储技术方案，结合熔丝存储模块、可调参考电平模块及比较锁存模块设计熔丝型存储器
2、为实现上述目的及其他相关目的，本专利技术提供的技术方案如下。
3、一种熔丝型存储器，所述熔丝型存储器包括多个熔丝型存储电路，每个所述熔丝型存储电路用于存储1位数据，所述熔丝型存储电路包括：
4、熔丝存储模块，在选通信号、时钟信号及编程使能信号的控制下，基于预编程数据信号进行预编程并输出所述预编程数据信号，基于编程数据信号进行编程存储，并在读取控制信号的控制下读取所述编程数据信号，得到与所述编程数据信号相关的读取数据信号；
5、可调参考电平模块，输出大小可调的参考电平；
6、比较锁存模块，与所述熔丝存储模块及所述可调参考电平模块分别连接，在直通输入控制信号、下拉输入控制信号及比较锁存使能信号的控制下，对所述读取数据信号与所述参考电平进行正反馈比较放大，将所述读取数据信号上拉到电源电压或者下拉到地，以对所述读取数据信号进行修正，并对修正后的所述读取数据信号进行反相整形及锁存输出，得到目标编程数据信号，所述目标编程数据信号再经过所述熔丝存储模块输出。
7、可选地，所述熔丝存储模块包括：
8、选通存储单元，接所述目标编程数据信号及输入数据信号，所述输入数据信号包括所述预编程数据信号及所述编程数据信号，在所述选通信号的控制下，对所述目标编程数据信号和所述输入数据信号中的一个进行选通存储并输出；
9、编程写入单元，接所述选通存储单元的输出端及所述编程使能信号，在所述选通信号、所述时钟信号及所述编程使能信号的控制下，基于所述编程数据信号进行编程存储；
10、编程读取单元，接所述编程写入单元及所述读取控制信号，在所述读取控制信号的控制下，读取所述编程数据信号，得到所述读取数据信号。
11、可选地，所述选通存储单元包括数据选择器及d触发器，所述数据选择器的第一输入端接所述目标编程数据信号，所述数据选择器的第二输入端接所述输入数据信号，所述数据选择器的控制端接所述选通信号，所述数据选择器的输出端接所述d触发器的数据输入端，所述d触发器的时钟输入端接所述时钟信号，所述d触发器的数据输出正端作为所述选通存储单元的输出端，所述d触发器的数据输出正端输出所述预编程数据信号、所述编程数据信号或者所述目标编程数据信号。
12、可选地，所述编程写入单元包括第一pmos管、第二pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管、熔丝及第一电阻，
13、所述第一pmos管的源极接所述电源电压，所述第一pmos管的栅极接所述d触发器的数据输出正端，所述第一pmos管的漏极接所述第一nmos管的漏极，所述第一nmos管的栅极接所述第一pmos管的栅极，所述第一nmos管的源极接所述第二nmos管的漏极，所述第二nmos管的栅极接所述编程使能信号，所述第二nmos管的源极接地，
14、所述第二pmos管的源极接所述电源电压，所述第二pmos管的栅极接所述第一pmos管的漏极，所述第二pmos管的漏极接所述第三nmos管的漏极，所述第三nmos管的栅极接所述第二pmos管的栅极，所述第三nmos管的源极接地，
15、所述第四nmos管的源极接地，所述第四nmos管的栅极接所述第二pmos管的漏极，所述第四nmos管的栅极还经串接的所述第一电阻后接地，所述第四nmos管的漏极经串接的所述熔丝后接所述电源电压。
16、可选地，所述读取控制信号包括互补的第一读取控制信号和第二读取控制信号，
17、所述编程读取单元包括第一传输门及第五nmos管，所述第五nmos管的源极接地，所述第五nmos管的栅极接所述第一读取控制信号，所述第五nmos管的漏极接所述第四nmos管的漏极，所述第一传输门的输入端接所述第五nmos管的漏极，所述第一传输门的第一控制端接所述第一读取控制信号，所述第一传输门的第二控制端接所述第二读取控制信号，所述第一传输门的输出端输出所述读取数据信号。
18、可选地，所述可调参考电平模块包括第二电阻、第二传输门及n个nmos管，
19、n个所述nmos管并联设置，n个所述nmos管的源极分别接地，n个所述nmos管的漏极短接后再接所述第二电阻的第一端，所述第二电阻的第二端接所述电源电压，n个所述nmos管的栅极与n个调节控制信号一一对应连接，所述第二传输门的输入端接所述第二电阻的第一端，所述第二传输门的第一控制端接第一输出控制信号，所述第二传输门的第二控制端接第二输出控制信号，所述第二传输门的输出端输出所述参考电平，
20、其中，n为大于或者等于2的整数，所述第一输出控制信号与所述第二输出控制信号互补。
21、可选地，n个所述nmos管的宽长比呈公比为2的等比数列分布。
22、可选地，所述比较锁存模块包括：
23、输入切换单元，接所本文档来自技高网...
【技术保护点】
1.一种熔丝型存储器，其特征在于，所述熔丝型存储器包括多个熔丝型存储电路，每个所述熔丝型存储电路用于存储1位数据，所述熔丝型存储电路包括：
2.根据权利要求1所述的熔丝型存储器，其特征在于，所述熔丝存储模块包括：
3.根据权利要求2所述的熔丝型存储器，其特征在于，所述选通存储单元包括数据选择器及D触发器，所述数据选择器的第一输入端接所述目标编程数据信号，所述数据选择器的第二输入端接所述输入数据信号，所述数据选择器的控制端接所述选通信号，所述数据选择器的输出端接所述D触发器的数据输入端，所述D触发器的时钟输入端接所述时钟信号，所述D触发器的数据输出正端作为所述选通存储单元的输出端，所述D触发器的数据输出正端输出所述预编程数据信号、所述编程数据信号或者所述目标编程数据信号。
4.根据权利要求3所述的熔丝型存储器，其特征在于，
5.根据权利要求4所述的熔丝型存储器，其特征在于，
6.根据权利要求1所述的熔丝型存储器，其特征在于，
7.根据权利要求6所述的熔丝型存储器，其特征在于，N个所述NMOS管的宽长比呈公比为2
8.根据权利要求1所述的熔丝型存储器，其特征在于，所述比较锁存模块包括：
9.根据权利要求8所述的熔丝型存储器，其特征在于，
10.根据权利要求9所述的熔丝型存储器，其特征在于，
11.根据权利要求10所述的熔丝型存储器，其特征在于，
12.根据权利要求10所述的熔丝型存储器，其特征在于，
13.根据权利要求12所述的熔丝型存储器，其特征在于，
14.根据权利要求10所述的熔丝型存储器，其特征在于，所述比较锁存模块还包括参考稳定单元，所述参考稳定单元与所述比较锁存单元连接，对输入的还未开始比较的所述参考电平进行匹配稳定。
15.根据权利要求14所述的熔丝型存储器，其特征在于，
16.一种模数转换器，其特征在于，包括如权利要求1-15中任一项所述的熔丝型存储器。
...【技术特征摘要】
1.一种熔丝型存储器，其特征在于，所述熔丝型存储器包括多个熔丝型存储电路，每个所述熔丝型存储电路用于存储1位数据，所述熔丝型存储电路包括：
2.根据权利要求1所述的熔丝型存储器，其特征在于，所述熔丝存储模块包括：
3.根据权利要求2所述的熔丝型存储器，其特征在于，所述选通存储单元包括数据选择器及d触发器，所述数据选择器的第一输入端接所述目标编程数据信号，所述数据选择器的第二输入端接所述输入数据信号，所述数据选择器的控制端接所述选通信号，所述数据选择器的输出端接所述d触发器的数据输入端，所述d触发器的时钟输入端接所述时钟信号，所述d触发器的数据输出正端作为所述选通存储单元的输出端，所述d触发器的数据输出正端输出所述预编程数据信号、所述编程数据信号或者所述目标编程数据信号。
4.根据权利要求3所述的熔丝型存储器，其特征在于，
5.根据权利要求4所述的熔丝型存储器，其特征在于，
6.根据权利要求1所述的熔丝型存储器，其特征在于，...
【专利技术属性】
技术研发人员：王旭，刘涛，邓民明，吴雪美，杨晗，
申请(专利权)人：重庆吉芯科技有限公司，
类型：发明
国别省市：
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