【技术实现步骤摘要】
本专利技术涉及多芯片数据同步，特别是涉及一种多芯片数据同步电路及方法、数据转换器。
技术介绍
1、在高速数据转换器中，为了降低数据处理的难度，会采用时钟分频电路降低时钟频率，但时钟分频存在多种初始状态，若不同芯片的分频电路初始状态不同，则输出信号相位将不一致，为解决该问题，现有技术针对多个芯片的分频时钟相位进行同步，使得多个芯片的内部分频时钟相位一致，但是随着时钟频率的提升，时钟周期越来越短，对多个芯片的时钟相位同步的实现难度越来越大。
2、因此，目前亟需一种简单高效的多芯片数据同步技术方案。
技术实现思路
1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种多芯片数据同步技术方案，采用数据缓冲技术，根据输出信号的相位或分频时钟的相位对工作频率较低的数据进行调整，在实现多芯片数据同步的同时，避免了对高频时钟的处理，适用于超高速下多芯片同步。
2、为实现上述目的及其他相关目的，本专利技术提供的技术方案如下。
3、一种多芯片数据同步电路，包括：
4、相位检测模块，接参考信号及n个芯片的分频时钟，并根据所述参考信号对n个所述分频时钟的相位进行检测，得到相位检测信号，n个所述分频时钟与n个所述芯片一一对应；
5、相位控制模块，接所述相位检测模块，对所述相位检测信号进行逻辑转换处理，得到相位控制信号；
6、数据缓冲模块，包括n个数据缓冲通道，n个所述数据缓冲通道的数据输入端与n个所述芯片的数据输出端一一对应连接，
7、其中，n为大于或者等于2的整数。
8、可选地，所述相位检测模块包括n个第一d触发器和n个第二d触发器，n个所述第一d触发器并行设置，n个所述第一d触发器的数据输入端分别接所述参考信号，n个所述第一d触发器的时钟输入端与n个所述分频时钟一一对应连接，n个所述第二d触发器并行设置，第1个所述第一d触发器的数据输出正端接第1个所述第二d触发器的时钟输入端及第n个所述第二d触发器的数据输入端，第i个所述第一d触发器的数据输出正端接第i个所述第二d触发器的时钟输入端及第i-1个所述第二d触发器的数据输入端，n个所述第二d触发器的数据输出端配合输出所述相位检测信号，每个所述第二d触发器的数据输出端输出所述相位检测信号的一位，其中，i为2～n整数。
9、可选地，所述相位控制模块包括缓冲器及n-2个或门，所述缓冲器的输入端接所述相位检测信号的第一位，所述缓冲器的输出端输出所述相位控制信号的第一位，第一个所述或门的第一输入端接所述相位检测信号的第一位，第一个所述或门的第二输入端接所述相位检测信号的第二位，第一个所述或门的输出端输出所述相位控制信号的第二位，第j个所述或门的第一输入端接第j-1个所述或门的输出端，第j个所述或门的第二输入端接所述相位检测信号的第j+1位，第j个所述或门的输出端输出所述相位控制信号的第j+1位，其中，j为2～n-2的整数。
10、可选地，每个所述数据缓冲通道包括n个第三d触发器和n-1个数据选择器；
11、在第k个所述数据缓冲通道中，
12、第1个所述第三d触发器的数据输入端接第k个所述芯片的数据输出端，第1个所述第三d触发器的时钟输入端接第k个所述芯片的所述分频时钟，第1个所述第三d触发器的数据输出正端接第1个所述数据选择器的第一输入端，第1个所述数据选择器的第二输入端接第k+1个所述数据缓冲通道中第1个所述第三d触发器的数据输出正端，第1个所述数据选择器的控制端接所述相位控制信号的第一位，
13、第m个所述第三d触发器的数据输入端接第m-1个所述数据选择器的输出端，第m个所述第三d触发器的时钟输入端接第k个所述芯片的所述分频时钟，第m个所述第三d触发器的数据输出正端接第m个所述数据选择器的第一输入端，第m个所述数据选择器的第二输入端接第k+1个所述数据缓冲通道中第m个所述第三d触发器的数据输出正端，第m个所述数据选择器的控制端接所述相位控制信号的第m位，
14、第n个所述第三d触发器的数据输入端接第n-1个所述数据选择器的输出端，第n个所述第三d触发器的时钟输入端接第k个所述芯片的所述分频时钟，第n个所述第三d触发器的数据输出正端输出第k路数据；
15、在第n个所述数据缓冲通道中，
16、第1个所述第三d触发器的数据输入端接第n个所述芯片的数据输出端，第1个所述第三d触发器的时钟输入端接第n个所述芯片的所述分频时钟，第1个所述第三d触发器的数据输出正端接第1个所述数据选择器的第一输入端，第1个所述数据选择器的第二输入端接第1个所述数据缓冲通道中第1个所述第三d触发器的数据输出正端，第1个所述数据选择器的控制端接所述相位控制信号的第一位，
17、第m个所述第三d触发器的数据输入端接第m-1个所述数据选择器的输出端，第m个所述第三d触发器的时钟输入端接第n个所述芯片的所述分频时钟，第m个所述第三d触发器的数据输出正端接第m个所述数据选择器的第一输入端，第m个所述数据选择器的第二输入端接第1个所述数据缓冲通道中第m个所述第三d触发器的数据输出正端，第m个所述数据选择器的控制端接所述相位控制信号的第m位，
18、第n个所述第三d触发器的数据输入端接第n-1个所述数据选择器的输出端，第n个所述第三d触发器的时钟输入端接第n个所述芯片的所述分频时钟，第n个所述第三d触发器的数据输出正端输出第n路数据，
19、其中，k为1～n-1的整数，m为2～n-1的整数。
20、可选地，n个所述分频时钟同频且相位各不相同，从第1个所述分频时钟到第n个所述分频时钟，相邻两个所述分频时钟之间的相位差为所述分频时钟的时钟周期的1/n，记为1个参考时钟周期。
21、可选地，所述数据缓冲模块中，n个所述数据缓冲通道的缓冲延迟时间各不相同，从第1个所述数据缓冲通道到第n个所述数据缓冲通道，相邻两个所述数据缓冲通道之间的缓冲延迟时间差为所述参考时钟周期，且前一个所述数据缓冲通道之间的缓冲延迟时间大于后一个所述数据缓冲通道之间的缓冲延迟时间。
22、可选地，在根据所述相位控制信号对n个所述芯片的输出数据进行缓冲调节时，若两个所述芯片的所述分频时钟之间的相位差为n个所述参考时钟周期时，通过所述数据选择器的级联选择，将所述分频时钟靠后的所述芯片的输出数据由对应的所述数据缓冲通道转换选择到下n个所述数据缓冲通道，对数据进行缓冲补偿，使得两个所述芯片的输出数据的相位一致，其中，n为1～n-1的整数。
23、一种多芯片数据同步方法，应用于上述中任一项所述的多芯片数据同步电路，包括：
24、根据所述参考信号对n个所述分频时钟的相位进行检测，得到所述相位检测信号本文档来自技高网...
【技术保护点】
1.一种多芯片数据同步电路，其特征在于，包括：
2.根据权利要求1所述的多芯片数据同步电路，其特征在于，所述相位检测模块包括N个第一D触发器和N个第二D触发器，N个所述第一D触发器并行设置，N个所述第一D触发器的数据输入端分别接所述参考信号，N个所述第一D触发器的时钟输入端与N个所述分频时钟一一对应连接，N个所述第二D触发器并行设置，第1个所述第一D触发器的数据输出正端接第1个所述第二D触发器的时钟输入端及第N个所述第二D触发器的数据输入端，第i个所述第一D触发器的数据输出正端接第i个所述第二D触发器的时钟输入端及第i-1个所述第二D触发器的数据输入端，N个所述第二D触发器的数据输出端配合输出所述相位检测信号，每个所述第二D触发器的数据输出端输出所述相位检测信号的一位，其中，i为2～N整数。
3.根据权利要求2所述的多芯片数据同步电路，其特征在于，所述相位控制模块包括缓冲器及N-2个或门，所述缓冲器的输入端接所述相位检测信号的第一位，所述缓冲器的输出端输出所述相位控制信号的第一位，第一个所述或门的第一输入端所述相位检测信号的第一位，第一个所述或门的第二输入
4.根据权利要求3所述的多芯片数据同步电路，其特征在于，
5.根据权利要求4所述的多芯片数据同步电路，其特征在于，N个所述分频时钟同频且相位各不相同，从第1个所述分频时钟到第N个所述分频时钟，相邻两个所述分频时钟之间的相位差为所述分频时钟的时钟周期的1/N，记为1个参考时钟周期。
6.根据权利要求5所述的多芯片数据同步电路，其特征在于，所述数据缓冲模块中，N个所述数据缓冲通道的缓冲延迟时间各不相同，从第1个所述数据缓冲通道到第N个所述数据缓冲通道，相邻两个所述数据缓冲通道之间的缓冲延迟时间差为所述参考时钟周期，且前一个所述数据缓冲通道之间的缓冲延迟时间大于后一个所述数据缓冲通道之间的缓冲延迟时间。
7.根据权利要求6所述的多芯片数据同步电路，其特征在于，在根据所述相位控制信号对N个所述芯片的输出数据进行缓冲调节时，若两个所述芯片的所述分频时钟之间的相位差为n个所述参考时钟周期时，通过所述数据选择器的级联选择，将所述分频时钟靠后的所述芯片的输出数据由对应的所述数据缓冲通道转换选择到下n个所述数据缓冲通道，对数据进行缓冲补偿，使得两个所述芯片的输出数据的相位一致，其中，n为1～N-1的整数。
8.一种多芯片数据同步方法，其特征在于，应用于根据权利要求1-7中任一项所述的多芯片数据同步电路，包括：
9.一种数据转换器，其特征在于，包括根据权利要求1-7中任一项所述的多芯片数据同步电路，通过所述多芯片数据同步电路实现多个所述芯片的输出数据之间的同步，便于后续多个所述芯片的输出数据的合成处理。
...【技术特征摘要】
1.一种多芯片数据同步电路，其特征在于，包括：
2.根据权利要求1所述的多芯片数据同步电路，其特征在于，所述相位检测模块包括n个第一d触发器和n个第二d触发器，n个所述第一d触发器并行设置，n个所述第一d触发器的数据输入端分别接所述参考信号，n个所述第一d触发器的时钟输入端与n个所述分频时钟一一对应连接，n个所述第二d触发器并行设置，第1个所述第一d触发器的数据输出正端接第1个所述第二d触发器的时钟输入端及第n个所述第二d触发器的数据输入端，第i个所述第一d触发器的数据输出正端接第i个所述第二d触发器的时钟输入端及第i-1个所述第二d触发器的数据输入端，n个所述第二d触发器的数据输出端配合输出所述相位检测信号，每个所述第二d触发器的数据输出端输出所述相位检测信号的一位，其中，i为2～n整数。
3.根据权利要求2所述的多芯片数据同步电路，其特征在于，所述相位控制模块包括缓冲器及n-2个或门，所述缓冲器的输入端接所述相位检测信号的第一位，所述缓冲器的输出端输出所述相位控制信号的第一位，第一个所述或门的第一输入端所述相位检测信号的第一位，第一个所述或门的第二输入端接所述相位检测信号的第二位，第一个所述或门的输出端输出接所述相位控制信号的第二位，第j个所述或门的第一输入端接第j-1个所述或门的输出端，第j个所述或门的第二输入端接所述相位检测信号的第j+1位，第j个所述或门的输出端输出所述相位控制信号的第j+1位，其中，j为2～n-2的整数。
4.根据权利要求3所述的多芯片数据同步...
【专利技术属性】
技术研发人员：刘军，李雪冰，李超，方桐，马乾，丁一，黄琳清，
申请(专利权)人：重庆吉芯科技有限公司，
类型：发明
国别省市：
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