多芯片数据同步电路及方法、数据转换器技术

技术编号:41242100 阅读:22 留言:0更新日期:2024-05-09 23:54
本发明专利技术提供一种多芯片数据同步电路及方法、数据转换器,结合相位检测模块、相位控制模块及数据缓冲模块设计多芯片数据同步电路,通过相位检测模块对各个芯片对应的分频时钟的相位进行检测,得到相位检测信号,通过相位控制模块对相位检测信号进行逻辑转换处理,得到相位控制信号,再通过数据缓冲模块,在相位控制信号的控制下,对N个芯片的输出数据进行缓冲调节,以补偿对应的分频时钟的相位差,使得缓冲调节后的N个芯片的输出数据的相位一致,基于内部分频时钟的相位差进行多路数据的缓冲调节,在实现多芯片数据同步的同时,避免了对高频时钟的处理,适用于超高速下多芯片同步。

【技术实现步骤摘要】

本专利技术涉及多芯片数据同步,特别是涉及一种多芯片数据同步电路及方法、数据转换器


技术介绍

1、在高速数据转换器中,为了降低数据处理的难度,会采用时钟分频电路降低时钟频率,但时钟分频存在多种初始状态,若不同芯片的分频电路初始状态不同,则输出信号相位将不一致,为解决该问题,现有技术针对多个芯片的分频时钟相位进行同步,使得多个芯片的内部分频时钟相位一致,但是随着时钟频率的提升,时钟周期越来越短,对多个芯片的时钟相位同步的实现难度越来越大。

2、因此,目前亟需一种简单高效的多芯片数据同步技术方案。


技术实现思路

1、鉴于以上所述现有技术的缺点,本专利技术的目的在于提供一种多芯片数据同步技术方案,采用数据缓冲技术,根据输出信号的相位或分频时钟的相位对工作频率较低的数据进行调整,在实现多芯片数据同步的同时,避免了对高频时钟的处理,适用于超高速下多芯片同步。

2、为实现上述目的及其他相关目的,本专利技术提供的技术方案如下。

3、一种多芯片数据同步电路,包括:>

4、相位检测本文档来自技高网...

【技术保护点】

1.一种多芯片数据同步电路,其特征在于,包括:

2.根据权利要求1所述的多芯片数据同步电路,其特征在于,所述相位检测模块包括N个第一D触发器和N个第二D触发器,N个所述第一D触发器并行设置,N个所述第一D触发器的数据输入端分别接所述参考信号,N个所述第一D触发器的时钟输入端与N个所述分频时钟一一对应连接,N个所述第二D触发器并行设置,第1个所述第一D触发器的数据输出正端接第1个所述第二D触发器的时钟输入端及第N个所述第二D触发器的数据输入端,第i个所述第一D触发器的数据输出正端接第i个所述第二D触发器的时钟输入端及第i-1个所述第二D触发器的数据输入端,N个所述第二D触发器的...

【技术特征摘要】

1.一种多芯片数据同步电路,其特征在于,包括:

2.根据权利要求1所述的多芯片数据同步电路,其特征在于,所述相位检测模块包括n个第一d触发器和n个第二d触发器,n个所述第一d触发器并行设置,n个所述第一d触发器的数据输入端分别接所述参考信号,n个所述第一d触发器的时钟输入端与n个所述分频时钟一一对应连接,n个所述第二d触发器并行设置,第1个所述第一d触发器的数据输出正端接第1个所述第二d触发器的时钟输入端及第n个所述第二d触发器的数据输入端,第i个所述第一d触发器的数据输出正端接第i个所述第二d触发器的时钟输入端及第i-1个所述第二d触发器的数据输入端,n个所述第二d触发器的数据输出端配合输出所述相位检测信号,每个所述第二d触发器的数据输出端输出所述相位检测信号的一位,其中,i为2~n整数。

3.根据权利要求2所述的多芯片数据同步电路,其特征在于,所述相位控制模块包括缓冲器及n-2个或门,所述缓冲器的输入端接所述相位检测信号的第一位,所述缓冲器的输出端输出所述相位控制信号的第一位,第一个所述或门的第一输入端所述相位检测信号的第一位,第一个所述或门的第二输入端接所述相位检测信号的第二位,第一个所述或门的输出端输出接所述相位控制信号的第二位,第j个所述或门的第一输入端接第j-1个所述或门的输出端,第j个所述或门的第二输入端接所述相位检测信号的第j+1位,第j个所述或门的输出端输出所述相位控制信号的第j+1位,其中,j为2~n-2的整数。

4.根据权利要求3所述的多芯片数据同步...

【专利技术属性】
技术研发人员:刘军李雪冰李超方桐马乾丁一黄琳清
申请(专利权)人:重庆吉芯科技有限公司
类型:发明
国别省市:

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1