【技术实现步骤摘要】
本专利技术涉及集成电路设计和数据传输中的高速串行接口技术，具体涉及一种双二进制数据的时钟恢复装置。
技术介绍
1、随着高性能计算的快速发展，数据的传输速率大幅提高。串行数据只需一根传输线，具有强抗干扰能力、低传输成本、低互连复杂度的优势。在数据传输过程中，由于码间串扰以及噪声干扰，信号的幅度、频率都会产生变化，因此就需要通过时钟恢复的过程，得到同频率的采样时钟并将时钟移动到最佳的数据采样点上，以得到高质量的采样结果，产生并控制时钟移动完成数据采样的过程就是时钟数据恢复(clock and data recoverycircuit，cdr)。在56gbps以上的高速串行端口应用中，传统非归零码(nrz)对传输带宽需求更大，四电平信号(pam4)接收系统较不稳定，因此如何实现对传输带宽需求更小的时钟数据恢复电路，已成为一项亟待解决的关键技术问题。
技术实现思路
1、本专利技术要解决的技术问题：针对现有技术的上述问题，提供一种双二进制数据的时钟恢复装置，本专利技术旨在采用双二进制信号(duo-binary，db)，减少资源占用，提高接收系统稳定性，以及降低接收系统带宽需求。
2、为了解决上述技术问题，本专利技术采用的技术方案为：
3、一种双二进制数据的时钟恢复装置，包括：
4、八相时钟产生器，用于基于输入的四相基本时钟产生八相时钟；
5、采样器，用于基于八相时钟对输入的双二进制数据进行采样，获得数据采样信号和边沿采样信号；
6、
7、分接器，用于将对齐后的数据采样信号和边沿采样信号降低传输速率后接入鉴相器：
8、鉴相器，用于根据数据采样信号和边沿采样信号进行鉴相获得鉴相结果；
9、信号处理模块，用于将鉴相结果转换为相位控制码；
10、所述采样器具有用于输入双二进制数据的数据输入端，所述采样器、数据对齐模块、分接器、鉴相器、信号处理模块依次相连，所述采样器的时钟信号输入端和八相时钟产生器的输出端相连，所述信号处理模块的输出端和八相时钟产生器的控制端相连以控制采样器的触发时钟。
11、可选地，所述采样器由边沿采样器和数据采样器构成，所述边沿采样器和数据采样器均由14ghz的八相时钟触发采样，且数据采样器触发时钟相位为0°、90°、180°和270°，且边沿采样器触发时钟相位为45°、135°、225°和315°。
12、可选地，所述数据对齐模块包括由前四个d触发器和后八个d触发器共十二个d触发器构成，前四个d触发器的输入数据为数据采样信号d0、数据采样信号d1、边沿采样信号e0和边沿采样信号e1，后八个d触发器中的四个d触发器的输入数据为前四个d触发器的输出数据、另外四个d触发器的输入数据为数据采样信号d2、数据采样信号d3、边沿采样信号e2和边沿采样信号e3，且采用相位为0°、180°的两个时钟信号clk0、clk180触发十二个d触发器，时钟信号clk180触发前四个d触发器，将前四个d触发器的输入数据延迟并以时钟信号clk180的上升沿对齐；时钟信号clk0触发后八个d触发器，将前四个d触发器的输出数据以及另外四个d触发器的输入数据延迟，以时钟信号clk0的上升沿对齐。
13、可选地，所述分接器为由8个1:16分接器组成的8:128的分接器以用于将数据速率降低为原来的十六分之一，所述1:16分接器包括四级二分级联的30个d触发器，且最后一级的d触发器的输出端还连接有一个用于输出的d触发器，所述四级二分级联的30个d触发器中：第一级的两个d触发器中，一个d触发器的触发时钟ck_2为时钟信号clk0的二分频时钟，ck_2n为触发时钟ck_2的反向时钟；第二级的四个d触发器中，任意一对具有同一个上级的两个d触发器中，一个d触发器的触发时钟ck_4为时钟信号clk0的四分频时钟，ck_4n为触发时钟ck_4的反向时钟；第三级的八个d触发器中，任意一对具有同一个上级的两个d触发器中，一个d触发器的触发时钟ck_8为时钟信号clk0的八分频时钟，ck_8n为触发时钟ck_8的反向时钟；第四级的十六个d触发器中，任意一对具有同一个上级的两个d触发器中，一个d触发器的触发时钟ck_16为时钟信号clk0的十六分频时钟，ck_16n为触发时钟ck_16的反向时钟；且十六个用于输出的d触发器的触发时钟信号为触发时钟ck_16，十六个用于输出的d触发器的16位输出数据d0～d15的输出顺序依次为d0、d8、d4、d12、d2、d10、d6、d14、d1、d9、d5、d13、d3、d11、d7和d15。
14、可选地，所述鉴相器包括64个bang-bang鉴相器，所述bang-bang鉴相器的输入数据包括前一时刻和后一时刻2bit数据采样信号dn、dn+1，2bit边沿采样信号e的低位为e1和高位为e2，所述bang-bang鉴相器的鉴相过程包括：首先根据输入数据确定两个数据采样信号的大小关系den、den+1：
15、当dn>dn+1时，den＝1、den+1＝0；
16、当dn<dn+1时，den＝0、den+1＝1；
17、上式中，den为第n个大小关系，den+1为第n+1个大小关系；当数据采样信号dn、dn+1均小于等于0时，将两个数据采样信号的大小关系den、den+1和边沿采样信号低位e1对比以确定超前标志位ye和滞后标志位yl以及鉴相结果：当den＝e1、den+1≠e1时，ye＝1、yl＝0，鉴相结果为超前；当den≠e1、den+1＝e1时，ye＝0、yl＝1，鉴相结果为滞后；当数据采样信号dn、dn+1均小于等于0时，将两个数据采样信号的大小关系den、den+1和边沿采样信号高位e2对比以确定超前标志位ye和滞后标志位yl以及鉴相结果：当den＝e2、den+1≠e2时，ye＝1、yl＝0，鉴相结果为超前；当den≠e2、den+1＝e2时，ye＝0、yl＝1，鉴相结果为滞后；否则确定超前标志位ye和滞后标志位yl以及鉴相结果为：ye＝yl，＝0，鉴相结果为保持。
18、可选地，所述信号处理模块包括投票模块、滤波模块和相位控制码转换模块，所述投票模块、滤波模块和相位控制码转换模块依次相连，所述投票模块的输入端与鉴相器的输出端相连，所述相位控制码转换模块的输出作为信号处理模块的输出，所述鉴相器的输出端输出的64组鉴相结果通过投票模块得到4bit输出，再通过滤波模块得到7bit输出，最后通过相位控制码转换模块得到18位相位控制码。
19、可选地，所述投票模块分为一级投票模块、二级投票模块和三级投票模块，其投票过程包括：将64组鉴相结果通过一级投票模块vote1进行第一级投票，得到64组有符号二进制数据，超前的输出为“-1，11”，滞后的输出为“1，01”，既不超前也不滞后的输出为“0,00”；将64组有符号二进制数据中每相邻的2组数据分为一组通过二级本文档来自技高网...
【技术保护点】
1.一种双二进制数据的时钟恢复装置，其特征在于，包括：
2.根据权利要求1所述的双二进制数据的时钟恢复装置，其特征在于，所述采样器由边沿采样器和数据采样器构成，所述边沿采样器和数据采样器均由14GHz的八相时钟触发采样，且数据采样器触发时钟相位为0°、90°、180°和270°，且边沿采样器触发时钟相位为45°、135°、225°和315°。
3.根据权利要求1所述的双二进制数据的时钟恢复装置，其特征在于，所述数据对齐模块包括由前四个D触发器和后八个D触发器共十二个D触发器构成，前四个D触发器的输入数据为数据采样信号D0、数据采样信号D1、边沿采样信号E0和边沿采样信号E1，后八个D触发器中的四个D触发器的输入数据为前四个D触发器的输出数据、另外四个D触发器的输入数据为数据采样信号D2、数据采样信号D3、边沿采样信号E2和边沿采样信号E3，且采用相位为0°、180°的两个时钟信号clk0、clk180触发十二个D触发器，时钟信号clk180触发前四个D触发器，将前四个D触发器的输入数据延迟并以时钟信号clk180的上升沿对齐；时钟信号clk0触发后八个D触
4.根据权利要求3所述的双二进制数据的时钟恢复装置，其特征在于，所述分接器为由8个1:16分接器组成的8:128的分接器以用于将数据速率降低为原来的十六分之一，所述1:16分接器包括四级二分级联的30个D触发器，且最后一级的D触发器的输出端还连接有一个用于输出的D触发器，所述四级二分级联的30个D触发器中：第一级的两个D触发器中，一个D触发器的触发时钟CK_2为时钟信号clk0的二分频时钟，CK_2N为触发时钟CK_2的反向时钟；第二级的四个D触发器中，任意一对具有同一个上级的两个D触发器中，一个D触发器的触发时钟CK_4为时钟信号clk0的四分频时钟，CK_4N为触发时钟CK_4的反向时钟；第三级的八个D触发器中，任意一对具有同一个上级的两个D触发器中，一个D触发器的触发时钟CK_8为时钟信号clk0的八分频时钟，CK_8N为触发时钟CK_8的反向时钟；第四级的十六个D触发器中，任意一对具有同一个上级的两个D触发器中，一个D触发器的触发时钟CK_16为时钟信号clk0的十六分频时钟，CK_16N为触发时钟CK_16的反向时钟；且十六个用于输出的D触发器的触发时钟信号为触发时钟CK_16，十六个用于输出的D触发器的16位输出数据d0～d15的输出顺序依次为d0、d8、d4、d12、d2、d10、d6、d14、d1、d9、d5、d13、d3、d11、d7和d15。
5.根据权利要求1所述的双二进制数据的时钟恢复装置，其特征在于，所述鉴相器包括64个Bang-Bang鉴相器，所述Bang-Bang鉴相器的输入数据包括前一时刻和后一时刻2bit数据采样信号Dn、Dn+1，2bit边沿采样信号E的低位为E1、高位为E2，所述Bang-Bang鉴相器的鉴相过程包括：首先根据输入数据确定两个数据采样信号的大小关系DEn、DEn+1：
6.根据权利要求1所述的双二进制数据的时钟恢复装置，其特征在于，所述信号处理模块包括投票模块、滤波模块和相位控制码转换模块，所述投票模块、滤波模块和相位控制码转换模块依次相连，所述投票模块的输入端与鉴相器的输出端相连，所述相位控制码转换模块的输出作为信号处理模块的输出，所述鉴相器的输出端输出的64组鉴相结果通过投票模块得到4bit输出，再通过滤波模块得到7bit输出，最后通过相位控制码转换模块得到18位相位控制码。
7.根据权利要求6所述的双二进制数据的时钟恢复装置，其特征在于，所述投票模块分为一级投票模块、二级投票模块和三级投票模块，其投票过程包括：将64组鉴相结果通过一级投票模块vote1进行第一级投票，得到64组有符号二进制数据，超前的输出为“-1,11”，滞后的输出为“1,01”，既不超前也不滞后的输出为“0,00”；将64组有符号二进制数据中每相邻的2组数据分为一组通过二级投票模块vote2进行第二级投票，得到3位有符号二进制数据，共得到32组3位有符号二进制数据，且3位有符号二进制数据输出范围为“-2～2”；将32组3位有符号二进制数据每相邻的2组数据分为一组通过三级投票模块vote3进行第三级投票，得到2位有符号二进制数据，共得到16组2位有符号二进制数据；将16组2位有符号二进制数据每相邻的2组数据分为一组通过二级投票模块vote2进行第四级投票，得到3位有符号二进制数据，共得到8组3位有符号二进制数据；将8组3位有符号二进制数据每相邻的2组数据分为一组通过三级投票...
【技术特征摘要】
1.一种双二进制数据的时钟恢复装置，其特征在于，包括：
2.根据权利要求1所述的双二进制数据的时钟恢复装置，其特征在于，所述采样器由边沿采样器和数据采样器构成，所述边沿采样器和数据采样器均由14ghz的八相时钟触发采样，且数据采样器触发时钟相位为0°、90°、180°和270°，且边沿采样器触发时钟相位为45°、135°、225°和315°。
3.根据权利要求1所述的双二进制数据的时钟恢复装置，其特征在于，所述数据对齐模块包括由前四个d触发器和后八个d触发器共十二个d触发器构成，前四个d触发器的输入数据为数据采样信号d0、数据采样信号d1、边沿采样信号e0和边沿采样信号e1，后八个d触发器中的四个d触发器的输入数据为前四个d触发器的输出数据、另外四个d触发器的输入数据为数据采样信号d2、数据采样信号d3、边沿采样信号e2和边沿采样信号e3，且采用相位为0°、180°的两个时钟信号clk0、clk180触发十二个d触发器，时钟信号clk180触发前四个d触发器，将前四个d触发器的输入数据延迟并以时钟信号clk180的上升沿对齐；时钟信号clk0触发后八个d触发器，将前四个d触发器的输出数据以及另外四个d触发器的输入数据延迟，以时钟信号clk0的上升沿对齐。
4.根据权利要求3所述的双二进制数据的时钟恢复装置，其特征在于，所述分接器为由8个1:16分接器组成的8:128的分接器以用于将数据速率降低为原来的十六分之一，所述1:16分接器包括四级二分级联的30个d触发器，且最后一级的d触发器的输出端还连接有一个用于输出的d触发器，所述四级二分级联的30个d触发器中：第一级的两个d触发器中，一个d触发器的触发时钟ck_2为时钟信号clk0的二分频时钟，ck_2n为触发时钟ck_2的反向时钟；第二级的四个d触发器中，任意一对具有同一个上级的两个d触发器中，一个d触发器的触发时钟ck_4为时钟信号clk0的四分频时钟，ck_4n为触发时钟ck_4的反向时钟；第三级的八个d触发器中，任意一对具有同一个上级的两个d触发器中，一个d触发器的触发时钟ck_8为时钟信号clk0的八分频时钟，ck_8n为触发时钟ck_8的反向时钟；第四级的十六个d触发器中，任意一对具有同一个上级的两个d触发器中，一个d触发器的触发时钟ck_16为时钟信号clk0的十六分频时钟，ck_16n为触发时钟ck_16的反向时钟；且十六个用于输出的d触发器的触发时钟信号为触发时钟ck_16，十六个用于输出的d触发器的16位输出数据d0～d15的输出顺序依次为d0、d8、d4、d12、d2、d10、d6、d14、d1、d9、d5、d13、d3、d11、d7和d15。
5.根据权利要求1所述的双二进制数据的时钟恢复装置，其特征在于，所述鉴相器包括64个bang-bang鉴相器，所述bang-bang鉴相器的输入数据包括前一时刻和后一时刻2bit数据采样信号dn、dn+1，2bit边沿采样信号e的低位为e1、高位为e2，所述bang-bang鉴相器的鉴相过程包括：首先根据输入数据确定两个数据采样信号的大小关系den、den+1：
6.根据权利要求1所述的双二进制数据的时钟恢复装置，其特征在于，所述信号处理模块包括投票模块、滤波模块和相位控制码转换模块，所述投票模块、滤波模块和相位控制码转换模块依次相连，所述投票模块的输入端与鉴相器的输出端相连，所述相位控制码转换模块的输出作为信号处理模块的输出，所述鉴相器的...
【专利技术属性】
技术研发人员：袁梁勇，吕方旭，赖明澈，庞征斌，齐星云，徐佳庆，欧洋，王强，黄恒，张庚，蒯睿潇，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：
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