【技术实现步骤摘要】
本专利技术涉及集成电路技术。
技术介绍
1、面积往往是集成电路设计中的一个重要指标。一个电路的规模越大，晶体管数目越多，设计出的集成电路所占的面积就越大。如何在实现相同功能的情况下，将使用的晶体管数目减到最少，是集成电路设计者考虑的主要问题之一。
2、sar adc模数转换电路是一种应用范围极广的集成电路，组成sar adc的核心电路模块有4个，分别是采样保持电路、dac、比较器、逐次逼近寄存器(sar)，如图1所示。
3、逐次逼近寄存器(sar)在电路中的主要作用是起逻辑控制和存储的作用。开始比较前，sar的最高有效位(msb)设置为逻辑1，所有其他位置为逻辑0。sar的输出反馈到dac，dac的输出与输入输入信号进行比较。如果dac输出大于模拟输入，则msb复位，否则保持置位状态。现在将下一个msb设置为1，并重复该过程，直到比较sar的每一位为止。在此过程结束时，sar的最终值对应于模拟输入值。
4、现有的逐次逼近寄存器由两组d触发器(dff)组成，如图2所示，可以认为由各位寄存器单元级联构成，图2中的两个虚线框示出了首末两位的寄存器单元。图2上方的级联dff是一个移位寄存器，由使能信号en触发，在相应的连续逼近周期内，移位寄存器分别在每个dff输出q处提供连续的阶跃信号。阶跃信号的上升沿触发下端组中的dff，以捕获一个又一个比较器输出comp，这些dff的输出随后被缓冲并发送至dac。对于一个n位sar adc，则需要2n个d触发器，需消耗较大的芯片面积。
5、参考文献[1
6、10.1109/apccas.2018.8605568.
技术实现思路
1、本专利技术所要解决的技术问题是，提出了一种新的逐步逼近寄存器的结构，相较于传统的结构，能够大幅减小电路面积，从而降低成本。
2、本专利技术解决所述技术问题采用的技术方案是，应用于sar-adc的逐次逼近寄存器，包括级联的n位寄存器单元，其特征在于，所述寄存器单元由一个d触发器和一个延时电路构成，n为大于1的自然数，所述延时电路包括：
3、第一传输门，其输入端连接比较信号线comp，正相控制端连接同一寄存器单元中的d触发器的q端，其输出端接第一反相器的输入端；
4、与门，其一个输入端接第一反相器的输出端，另一个输入端接复位信号输入线，输出端作为寄存器单元的输出端；
5、第二传输门，其输出端接第一反相器的输入端，其输入端接第二反相器的输出端，第二反相器的输入端接第一反相器的输出端。
6、所述d触发器包括：
7、第十一传输门，其输入端作为d端，其正相控制端连接时钟信号输入端，其输出端连接第十二与非门的一个输入端，第十二与非门的另一个输入端接复位端，第十二与非门的输出端通过第十三反相器接第十四传输门的输入端；
8、第十四传输门，其输出端接第十一传输门的输出端，其反相控制端接时钟端；
9、第十五传输门，其输入端接第十二与非门的输出端，其输出端接第十六反相器的输入端，第十六反相器的输出端作为q端；
10、第十七与非门，其一个输入端接q端，另一个输入端接复位端；
11、第十八传输门，其输入端接第十七与非门的输出端，其输出端接第十六反相器的输入端，其正相控制端接时钟端。
12、延时电路为半周期延时电路。
13、本专利技术以半周期延时电路替代了现有技术的一半数量的d触发器，由于本专利技术的延时电路的电路规模只有d触发器的一半，从而可减少1/4的芯片面积。本专利技术的延时电路的结构与d触发器的电路结构大幅重合，或者说，可以用d触发器的结构单元组建延时电路，无需调用其它类型的功能单元，更加有利于器件的微型化。
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1.应用于SAR-ADC的逐次逼近寄存器，包括级联的N位寄存器单元，其特征在于，所述寄存器单元由一个D触发器和一个延时电路构成，N为大于1的自然数，所述延时电路包括：
2.如权利要求1所述的应用于SAR-ADC的逐次逼近寄存器，其特征在于，所述D触发器包括：
【技术特征摘要】
1.应用于sar-adc的逐次逼近寄存器，包括级联的n位寄存器单元，其特征在于，所述寄存器单元由一个d触发器和一个延时电路构成，n为大于...
【专利技术属性】
技术研发人员：杨志明，曾波，要志礼，胡志刚，
申请(专利权)人：成都蜀郡微电子有限公司，
类型：发明
国别省市：
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