【技术实现步骤摘要】
本专利技术涉及电路设计，尤其涉及一种重复运算模块的测试电路。
技术介绍
1、大规模人工智能(artificial intelligence，ai)应用处理芯片内部，集成了大量的重复运算模块(多核)，这些模块设计在逻辑和物理上几乎完全一致。
2、目前，通常使用电子设计自动化(electronic design automation，eda)工具对这种重复运算模块(多核)产生扫描链测试向量，并整合到芯片级，这需要消耗大量的管脚，造成管脚资源浪费。
技术实现思路
1、本专利技术提供一种重复运算模块的测试电路，用以解决现有技术中对重复运算模块产生扫描链测试向量需要消耗大量的管脚，造成管脚资源浪费的问题。
2、本专利技术提供一种重复运算模块的测试电路，包括：比较逻辑模块和诊断模块；
3、所述比较逻辑模块的输入端作为所述测试电路的输入端，所述测试电路的输入端用于连接至少两个重复运算模块的输出端，所述比较逻辑模块的输出端连接于所述诊断模块的第一输入端，所述诊断模块的输出端作为所述测试电路的输出端；
4、所述比较逻辑模块用于：对所述至少两个重复运算模块中的任意两个重复运算模块的输出结果进行比较，输出比较结果；其中，所述比较结果用于表征所述任意两个重复运算模块的输出结果是否一致；
5、所述诊断模块用于：基于所述比较结果对所述至少两个重复运算模块进行诊断，输出诊断结果。
6、根据本专利技术提供的一种重复运算模块的测试电路，所述比较
7、各所述异或门单元的输入端作为所述比较逻辑模块的输入端，各所述异或门单元的输入端分别连接于所述至少两个重复运算模块中的任意两个重复运算模块的输出端，各所述异或门单元的输出端连接于所述或门单元的输入端，所述或门单元的输出端作为所述比较逻辑模块的输出端。
8、根据本专利技术提供的一种重复运算模块的测试电路，所述至少一个异或门单元中，任意两个异或门单元的输入端所连接的两个重复运算模块不全相同，所述异或门单元设置的数目n与所述重复运算模块设置的数目m之间满足公式(1)：
9、
10、根据本专利技术提供的一种重复运算模块的测试电路，所述测试电路还包括n个比较错误记录模块和n个测试寄存器；
11、各所述异或门单元的输出端分别连接一个比较错误记录模块的第一输入端，各所述比较错误记录模块的输出端分别连接一个测试寄存器；
12、所述比较错误记录模块用于：在各所述异或门单元的输出结果包括表征出现比较错误的第一结果的情况下，输出比较错误结果；
13、所述测试寄存器用于：在接收到所述比较错误结果的情况下，锁存至第一电平。
14、根据本专利技术提供的一种重复运算模块的测试电路，各所述比较错误记录模块的第二输入端用于接收监视使能信号；
15、所述比较错误记录模块具体用于：
16、在所述监视使能信号处于第二电平、且各所述异或门单元的输出结果包括所述第一结果的情况下，输出所述比较错误结果。
17、根据本专利技术提供的一种重复运算模块的测试电路，所述比较错误记录模块还具体用于：
18、在所述监视使能信号未处于所述第二电平的情况下，禁止输出所述比较错误结果。
19、根据本专利技术提供的一种重复运算模块的测试电路，各所述比较错误记录模块的第三输入端用于接收测试使能信号，各所述比较错误记录模块的第四输入端用于接收时钟测试信号；
20、所述比较错误记录模块还具体用于：
21、在接收到所述测试使能信号、所述监视使能信号处于第二电平、且各所述异或门单元的输出结果包括所述第一结果的情况下，基于所述时钟测试信号，输出所述比较错误结果。
22、根据本专利技术提供的一种重复运算模块的测试电路，所述比较逻辑模块还包括至少一个选择单元；
23、各所述异或门单元分别通过一个选择单元连接于所述或门单元，各所述异或门单元的输出端连接于对应的所述选择单元的第一输入端，所述选择单元的第二输入端用于接收控制信号，所述选择单元的输出端连接于所述或门单元的输入端；
24、所述选择单元用于：
25、在所述控制信号为第三电平的情况下，输出通过所述选择单元的第一输入端接收到的信号；
26、在所述控制信号为第四电平的情况下，禁止输出信号；
27、其中，所述第三电平与所述第四电平不同。
28、根据本专利技术提供的一种重复运算模块的测试电路，所述诊断模块的第二输入端用于连接所述至少两个重复运算模块的输出端；
29、所述诊断模块具体用于：在所述比较结果表征所述任意两个重复运算模块的输出结果不一致的情况下，基于所述至少两个重复运算模块的输出结果进行诊断，输出所述诊断结果。
30、本专利技术提供的重复运算模块的测试电路，具体包括比较逻辑模块和诊断模块，比较逻辑模块可以对至少两个重复运算模块中的任意两个重复运算模块的输出结果进行比较，以比较任意两个重复运算模块的输出结果是否一致，通常情况下重复运算模块的输出结果应当是一致的，可以通过比较输出结果是否一致的逻辑，筛选出可能存在问题的重复运算模块，并通过诊断模块进一步基于比较结果进行诊断，输出诊断结果。相较于相关技术中对每一个重复运算模块都引出芯片管脚进行测试，导致需要消耗大量的管脚、造成管脚资源浪费的问题，本专利技术利用比较逻辑模块对两两重复运算模块的输出结果进行比较，并通过诊断模块利用比较结果进行进一步诊断，可以显著减少可测性设计(design fortest，dft)扫描测试模式下对芯片管脚资源的使用，极大提升了测试效率，另外可以显著增加电路测试向量的复用率，降低了对磁盘资源的使用率。
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1.一种重复运算模块的测试电路，其特征在于，包括：比较逻辑模块和诊断模块；
2.根据权利要求1所述的重复运算模块的测试电路，其特征在于，所述比较逻辑模块包括至少一个异或门单元和或门单元；
3.根据权利要求2所述的重复运算模块的测试电路，其特征在于，所述至少一个异或门单元中，任意两个异或门单元的输入端所连接的两个重复运算模块不全相同，所述异或门单元设置的数目N与所述重复运算模块设置的数目M之间满足公式(1)：
4.根据权利要求3所述的重复运算模块的测试电路，其特征在于，所述测试电路还包括N个比较错误记录模块和N个测试寄存器；
5.根据权利要求4所述的重复运算模块的测试电路，其特征在于，各所述比较错误记录模块的第二输入端用于接收监视使能信号；
6.根据权利要求5所述的重复运算模块的测试电路，其特征在于，所述比较错误记录模块还具体用于：
7.根据权利要求5所述的重复运算模块的测试电路，其特征在于，各所述比较错误记录模块的第三输入端用于接收测试使能信号，各所述比较错误记录模块的第四输入端用于接收时钟测试信号；
...【技术特征摘要】
1.一种重复运算模块的测试电路，其特征在于，包括：比较逻辑模块和诊断模块；
2.根据权利要求1所述的重复运算模块的测试电路，其特征在于，所述比较逻辑模块包括至少一个异或门单元和或门单元；
3.根据权利要求2所述的重复运算模块的测试电路，其特征在于，所述至少一个异或门单元中，任意两个异或门单元的输入端所连接的两个重复运算模块不全相同，所述异或门单元设置的数目n与所述重复运算模块设置的数目m之间满足公式(1)：
4.根据权利要求3所述的重复运算模块的测试电路，其特征在于，所述测试电路还包括n个比较错误记录模块和n个测试寄存器；
5.根据权利要求4所述的重复运算模块的测试电路，...
【专利技术属性】
技术研发人员：请求不公布姓名，请求不公布姓名，请求不公布姓名，请求不公布姓名，
申请(专利权)人：上海壁仞科技股份有限公司，
类型：发明
国别省市：
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