【技术实现步骤摘要】
本申请属于功率器件，尤其涉及一种低压屏蔽栅mosfet及其制备方法、芯片。
技术介绍
1、屏蔽栅极沟槽(shield gate trench，sgt)结构金属氧化物半导体(metal oxidesemiconductor，mos)器件作为开关器件广泛应用于电源管理系统，是核心的功率控制部件。sgtmos器件的栅极结构包括位于深沟槽中的屏蔽多晶硅结构和多晶硅栅结构，其中该屏蔽多晶硅结构位于深沟槽的下部，多晶硅栅结构位于深沟槽的上部。屏蔽多晶硅结构、多晶硅栅结构和深沟槽之间相互隔离。该有源区的顶层形成沟道区，位于沟道区上的外延层表层形成源区。通过接触孔将该源区引出，通常在用于引出源区的接触孔的底端周围形成重掺杂接触区，该重掺杂接触区与沟道区接触。
2、然而，目前的sgtmos器件的结构虽然可以大幅度减小栅漏间的电荷，却大大增加了器件的源漏间电荷，导致器件存在关断损耗增加的问题。
技术实现思路
1、为了解决上述技术问题，本申请实施例提供了一种低压屏蔽栅mosfet及其制备方法、芯片，可以在解决目前的sgtmos器件的结构为了大幅度减小栅漏间的电荷，却大大增加了器件的源漏间电荷，导致器件的关断损耗增加的问题。
2、本申请实施例第一方面提供了一种低压屏蔽栅mosfet，所述低压屏蔽栅mosfet包括：
3、衬底层和漏极层，所述漏极层形成于所述衬底层的背面；
4、缓冲层、n型漂移区，所述缓冲层形成于所述n型漂移区与所述衬底层的正面之间；其中，所述
5、栅极介质层，形成于所述n型漂移区的凹槽底部以及凹槽内壁；
6、多晶硅掺杂层和栅极多晶硅层，形成于所述栅极介质层内，所述栅极多晶硅层位于所述多晶硅掺杂层的上方，且所述栅极介质层分别包裹所述多晶硅掺杂层和所述栅极多晶硅层；其中，所述多晶硅掺杂层包括一个或者多个p型多晶硅掺杂区和一个或者多个n型多晶硅掺杂区，所述p型多晶硅掺杂区和所述n型多晶硅掺杂区交替设置；
7、p型屏蔽区，形成于所述栅极介质层的下方，且与所述栅极介质层接触；
8、第一p型基区、第二p型基区，形成于所述栅极多晶硅层的两侧，且所述第一p型基区和所述第二p型基区与所述栅极介质层接触；
9、第一n型源区、第二n型源区，形成于所述栅极介质层的两侧，其中，所述第一n型源区形成于所述第一p型基区上，所述第二n型源区形成于所述第二p型基区上；
10、第一p型重掺杂区和第二p型重掺杂区，所述第一p型重掺杂区与所述第一n型源区接触，所述第二p型重掺杂区与所述第二n型源区接触；
11、源极层，形成于所述第一n型源区、所述第二n型源区、所述第一p型重掺杂区和所述第二p型重掺杂区上，且所述源极层与所述多晶硅掺杂层连接。
12、在一些实施例中，所述多晶硅掺杂层包括一个p型多晶硅掺杂区和两个n型多晶硅掺杂区，所述p型多晶硅掺杂区设置于两个所述n型多晶硅掺杂区之间。
13、在一个实施例中，所述p型屏蔽区包裹所述栅极介质层的底部。
14、在一个实施例中，所述p型多晶硅掺杂区与所述n型多晶硅掺杂区平行设置。
15、在一个实施例中，所述低压屏蔽栅mosfet还包括：第一p型岛区、第二p型岛区、第一高k介质层、第二高k介质层；
16、所述第一p型岛区和所述第二p型岛区形成于所述多晶硅掺杂层的两侧，且所述第一p型岛区、所述第二p型岛区与所述栅极介质层互不接触；所述第一高k介质层形成于所述第一p型基区与所述第一p型岛区之间，所述第二高k介质层形成于所述第二p型基区与所述第二p型岛区之间。
17、在一个实施例中，所述低压屏蔽栅mosfet还包括：第一肖特基金属层、第二肖特基金属层，所述第一p型重掺杂区和所述第二p型重掺杂区分别与所述n型漂移区的两侧部接触，所述第一肖特基金属层和所述第二肖特基金属层分别形成于所述n型漂移区的两侧部上；所述源极层还与所述第一肖特基金属层以及所述第二肖特基金属层接触。
18、在一个实施例中，所述n型漂移区的掺杂浓度大于所述p型屏蔽区的掺杂浓度。
19、在一个实施例中，所述p型多晶硅掺杂区的掺杂浓度等于所述第一p型基区和所述第二p型基区的掺杂浓度。
20、本申请实施例第二方面还提供了一种低压屏蔽栅mosfet的制备方法，所述低压屏蔽栅mosfet的制备方法包括：
21、在衬底层的正面外延生长漂移层，并依次注入n型掺杂离子形成缓冲层、n型漂移区；
22、在所述n型漂移区上依次注入p型掺杂离子和n型掺杂离子形成p型基层、n型源层、第一p型重掺杂区和第二p型重掺杂区；其中，所述第一p型重掺杂区和所述第二p型重掺杂区位于所述n型源层的两侧；
23、在所述n型源层上进行刻蚀形成深入至所述n型漂移区的第一深槽，以将所述n型源层划分为第一n型源区、第二n型源区，并在所述第一深槽的底部以及侧壁形成栅极介质层，并填充多晶硅材料后按照预设顺序注入p型掺杂离子和n型掺杂离子形成多晶硅掺杂层，然后继续形成栅极介质层后填充多晶硅材料形成栅极多晶硅层；其中，所述栅极多晶硅层位于所述多晶硅掺杂层的上方，且所述栅极介质层分别包裹所述多晶硅掺杂层和所述栅极多晶硅层，所述多晶硅掺杂层包括一个或者多个p型多晶硅掺杂区和一个或者多个n型多晶硅掺杂区，所述p型多晶硅掺杂区和所述n型多晶硅掺杂区交替设置；
24、在所述第一n型源区和所述第二n型源区上形成源极层，并在所述衬底层的背面形成漏极层；其中，所述源极层与所述多晶硅掺杂层连接。
25、本申请实施例第三方面还提供了一种芯片，包括如上述任一项实施例所述的低压屏蔽栅mosfet；或者包括如上述实施例所述的制备方法制备的低压屏蔽栅mosfet。
26、本申请实施例的有益效果：在衬底层的正面形成凹形结构的n型漂移区，n型漂移区的凹槽内形成多晶硅掺杂层和栅极多晶硅层，栅极多晶硅层位于多晶硅掺杂层的上方，且栅极介质层分别包裹多晶硅掺杂层和栅极多晶硅层，多晶硅掺杂层包括一个或者多个p型多晶硅掺杂区和一个或者多个n型多晶硅掺杂区，通过p型多晶硅掺杂区和n型多晶硅掺杂区交替设置，通过形成npn型的多晶硅掺杂层，并结合p型屏蔽区形成多个串联的电容，大大降低器件的源漏间电容。
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1.一种低压屏蔽栅MOSFET，其特征在于，所述低压屏蔽栅MOSFET包括：
2.如权利要求1所述的低压屏蔽栅MOSFET，其特征在于，所述多晶硅掺杂层包括一个P型多晶硅掺杂区和两个N型多晶硅掺杂区，所述P型多晶硅掺杂区设置于两个所述N型多晶硅掺杂区之间。
3.如权利要求1所述的低压屏蔽栅MOSFET，其特征在于，所述P型屏蔽区包裹所述栅极介质层的底部。
4.如权利要求1所述的低压屏蔽栅MOSFET，其特征在于，所述P型多晶硅掺杂区与所述N型多晶硅掺杂区平行设置。
5.如权利要求1所述的低压屏蔽栅MOSFET，其特征在于，所述低压屏蔽栅MOSFET还包括：第一P型岛区、第二P型岛区、第一高K介质层、第二高K介质层；
6.如权利要求5所述的低压屏蔽栅MOSFET，其特征在于，所述低压屏蔽栅MOSFET还包括：第一肖特基金属层、第二肖特基金属层，所述第一P型重掺杂区和所述第二P型重掺杂区分别与所述N型漂移区的两侧部接触，所述第一肖特基金属层和所述第二肖特基金属层分别形成于所述N型漂移区的两侧部上；所述源极层还与所述第一肖特基
7.如权利要求1所述的低压屏蔽栅MOSFET，其特征在于，所述N型漂移区的掺杂浓度大于所述P型屏蔽区的掺杂浓度。
8.如权利要求1-7任一项所述的低压屏蔽栅MOSFET，其特征在于，所述P型多晶硅掺杂区的掺杂浓度等于所述第一P型基区和所述第二P型基区的掺杂浓度。
9.一种低压屏蔽栅MOSFET的制备方法，其特征在于，所述低压屏蔽栅MOSFET的制备方法包括：
10.一种芯片，其特征在于，包括如权利要求1-8任一项所述的低压屏蔽栅MOSFET；或者包括如权利要求9所述的制备方法制备的低压屏蔽栅MOSFET。
...【技术特征摘要】
1.一种低压屏蔽栅mosfet，其特征在于，所述低压屏蔽栅mosfet包括：
2.如权利要求1所述的低压屏蔽栅mosfet，其特征在于，所述多晶硅掺杂层包括一个p型多晶硅掺杂区和两个n型多晶硅掺杂区，所述p型多晶硅掺杂区设置于两个所述n型多晶硅掺杂区之间。
3.如权利要求1所述的低压屏蔽栅mosfet，其特征在于，所述p型屏蔽区包裹所述栅极介质层的底部。
4.如权利要求1所述的低压屏蔽栅mosfet，其特征在于，所述p型多晶硅掺杂区与所述n型多晶硅掺杂区平行设置。
5.如权利要求1所述的低压屏蔽栅mosfet，其特征在于，所述低压屏蔽栅mosfet还包括：第一p型岛区、第二p型岛区、第一高k介质层、第二高k介质层；
6.如权利要求5所述的低压屏蔽栅mosfet，其特征在于，所述低压屏蔽栅mosfet还包括：第一肖特基金属层、第...
【专利技术属性】
技术研发人员：刘涛，
申请(专利权)人：深圳天狼芯半导体有限公司，
类型：发明
国别省市：
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