【技术实现步骤摘要】
本申请涉及但不限定于一种半导体结构。
技术介绍
1、芯片中通常设有静电保护电路，防止静电引起的损伤。静电保护电路通过及时泄放静电电荷，避免被保护电路由于承受静电电荷所带来高压而失效，甚至烧毁。
2、然而，对于芯片的输入输出端口的静电保护，通常采用泄放二极管泄放静电电荷，二极管的静电电荷的吸收能力有限，在二极管吸收静电电荷能力饱和后，无法继续吸收静电电荷，会使静电保护电路的泄放能力下降，无法起到保护作用。
技术实现思路
1、本申请提供一种半导体结构，半导体结构包括：衬底和位于衬底内的第一泄放结构；
2、第一泄放结构连接输入输出端，第一泄放结构还连接第一电源端，第一泄放结构用于在输入输出端有静电电荷时形成输入输出端和第一电源端之间的第一泄放路径，使静电电荷经过第一泄放路径泄放至第一电源端；
3、第一泄放结构还用于在输入输出端有静电电荷时形成输入输出端和衬底之间的第二泄放路径，使静电电荷经过第二泄放路径泄放至衬底。
4、在一些实施例中，第一泄放结构包括至少一个第一p型掺杂区、至少一个第一n型掺杂区以及第一p阱；
5、第一p阱的远离衬底表面的一侧与衬底接触，至少一个第一p型掺杂区和至少一个第一n型掺杂区均位于第一p阱内；至少一个第一p型掺杂区均连接第一电源端，至少一个第一n型掺杂区均连接输入输出端。
6、在一些实施例中，第二泄放路径包括输入输出端到至少一个第一n型掺杂区之间路径、至少一个第一n型掺杂区和第一p阱之间路径
7、在一些实施例中，第一泄放路径包括输入输出端到至少一个第一n型掺杂区之间路径、至少一个第一n型掺杂区和第一p阱之间路径、第一p阱和至少一个第一p型掺杂区之间路径、以及至少一个第一p型掺杂区和第一电源端之间路径。
8、在一些实施例中，第一p阱的远离衬底表面的一侧上设有凸出部。
9、在一些实施例中，第一泄放结构还包括多个第一隔离区；
10、任意相邻的两个第一p型掺杂区之间设有一个第一n型掺杂区；任意相邻的两个第一n型掺杂区之间设有一个第一p型掺杂区；任意相邻的第一n型掺杂区和第一p型掺杂区之间设有一个第一隔离区。
11、在一些实施例中，半导体结构还包括：位于衬底内的第二泄放结构；
12、第二泄放结构连接输入输出端，第二泄放结构还连接第二电源端；
13、第二泄放结构用于在输入输出端有静电电荷时形成输入输出端和第二电源端之间的第三泄放路径，使静电电荷经过第三泄放路径泄放至第二电源端。
14、在一些实施例中，第二泄放结构包括至少一个第二p型掺杂区、至少一个第二n型掺杂区以及第一n阱；
15、第一p阱和第一n阱沿衬底表面方向相邻布置，至少一个第二p型掺杂区和至少一个第二n型掺杂区均位于第一n阱内；至少一个第二p型掺杂区均连接输入输出端，至少一个第二n型掺杂区均连接第二电源端。
16、在一些实施例中，半导体结构还包括：位于衬底内的第二n阱；
17、第一p阱和第二n阱沿衬底表面方向相邻布置，且第二n阱位于第一p阱的远离第一n阱的一侧。
18、在一些实施例中，半导体结构还包括：深n阱；深n阱位于第一n阱的远离衬底表面的一侧。
19、在一些实施例中，半导体结构还包括：第三n型掺杂区和第四n型掺杂区；
20、第三n型掺杂区位于第一n阱内，且第三n型掺杂区域与第二电源端连接，第二电源端提供电源电压；
21、第四n型掺杂区位于第二n阱内，且第四n型掺杂区域与第二电源端连接。
22、在一些实施例中，半导体结构还包括：第二p阱；
23、第二p阱在衬底上的投影呈环形，且第二p阱包围第一p阱、第一n阱以及第二n阱。
24、在一些实施例中，半导体结构还包括：第三p型掺杂区和第四p型掺杂区；
25、第三p型掺杂区和第四p型掺杂区均位于第二p阱内，第三p型掺杂区位于第一n阱的远离第一p阱的一侧，第四p型掺杂区位于第二n阱的远离第一p阱的一侧，第三p型掺杂区和第四p型掺杂区均连接第一电源端，第一电源提供接地电压。
26、本申请提供一种半导体结构，包括衬底和位于衬底内的第一泄放结构，第一泄放结构连接输入输出端，第一泄放结构还连接第一电源端，在输入输出端有静电电荷时，形成输入输出端和第一电源端之间的第一泄放路径，以及输入输出端和衬底之间的第二泄放路径，使输入输出端的静电电荷泄放至第一电源端和衬底，在第一泄放路径饱和后，第二泄放路径仍可继续泄放静电电荷，提升半导体结构的静电泄放能力。
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1.一种半导体结构，其特征在于，所述半导体结构包括：衬底和位于衬底内的第一泄放结构；
2.根据权利要求1所述的半导体结构，其特征在于，所述第一泄放结构包括至少一个第一P型掺杂区、至少一个第一N型掺杂区以及第一P阱；
3.根据权利要求2所述的半导体结构，其特征在于，所述第二泄放路径包括所述输入输出端到至少一个第一N型掺杂区之间路径、所述至少一个第一N型掺杂区和所述第一P阱之间路径、以及所述第一P阱和所述衬底之间路径。
4.根据权利要求2所述的半导体结构，其特征在于，所述第一泄放路径包括所述输入输出端到至少一个第一N型掺杂区之间路径、所述至少一个第一N型掺杂区和所述第一P阱之间路径、所述第一P阱和所述至少一个第一P型掺杂区之间路径、以及所述至少一个第一P型掺杂区和所述第一电源端之间路径。
5.根据权利要求2所述的半导体结构，其特征在于，所述第一P阱的远离所述衬底表面的一侧上设有凸出部。
6.根据权利要求2所述的半导体结构，其特征在于，所述第一泄放结构还包括多个第一隔离区；
7.根据权利要求1所述的半导体结构，其特
8.根据权利要求7所述的半导体结构，其特征在于，所述第二泄放结构包括至少一个第二P型掺杂区、至少一个第二N型掺杂区以及第一N阱；
9.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述衬底内的第二N阱；
10.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括：深N阱；所述深N阱位于所述第一N阱的远离所述衬底表面的一侧。
11.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：第三N型掺杂区和第四N型掺杂区；
12.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：第二P阱；
13.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：第三P型掺杂区和第四P型掺杂区；
...【技术特征摘要】
1.一种半导体结构，其特征在于，所述半导体结构包括：衬底和位于衬底内的第一泄放结构；
2.根据权利要求1所述的半导体结构，其特征在于，所述第一泄放结构包括至少一个第一p型掺杂区、至少一个第一n型掺杂区以及第一p阱；
3.根据权利要求2所述的半导体结构，其特征在于，所述第二泄放路径包括所述输入输出端到至少一个第一n型掺杂区之间路径、所述至少一个第一n型掺杂区和所述第一p阱之间路径、以及所述第一p阱和所述衬底之间路径。
4.根据权利要求2所述的半导体结构，其特征在于，所述第一泄放路径包括所述输入输出端到至少一个第一n型掺杂区之间路径、所述至少一个第一n型掺杂区和所述第一p阱之间路径、所述第一p阱和所述至少一个第一p型掺杂区之间路径、以及所述至少一个第一p型掺杂区和所述第一电源端之间路径。
5.根据权利要求2所述的半导体结构，其特征在于，所述第一p阱的远离所述衬底表面的一侧上设有凸出部。
6.根据权利要求2所述的半导体结构，其特...
【专利技术属性】
技术研发人员：耿世奎，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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