【技术实现步骤摘要】
本专利技术涉及集成电路，具体涉及一种非交叠时钟电路。
技术介绍
1、随着半导体工艺和集成电路设计水平的发展，单路模拟数字转换器(analog-to-digital converter，adc)速度和精度都得到大幅度的提高，为了进一步提高adc的速度可以采用时间交织技术。在单路或时域交织adc都离不开采样和保持两个工作阶段，在采样阶段adc跟随输入信号变化而变化，在时钟关断的瞬间adc将采样得到的值保持在采样电容上并维持一段时间。采样和保持两个阶段adc是交替工作的，两个阶段在时间上不能有重合，否则会造成电荷泄露，因此需要采样两相非交叠时钟来控制。
2、传统的非交叠时钟采用逻辑门(与非门/或非门)交叉耦合实现非交叠，并通过反相器来增加非交叠时间。在传统方案中时间交织时钟需要和子路adc分别需要单独的非交叠时钟产生电路，这样会带来功耗和面积的浪费。并且由于交织adc的子路adc时钟是由主时钟经过分频器得到，在分频的过程中会出现分频时钟的不确定，因此给多片同步带来了挑战，传统的异步复位不能达到多片同步的效果，传统的同步复位也很难在高速应用中起到作用。传统时间交织adc时钟比较复杂、时钟路径较长，因此抖动恶化的比较严重。
技术实现思路
1、因此，本专利技术要解决的技术问题在于解决现有技术中非交叠时钟电路时钟路径长的问题，从而提供一种非交叠时钟电路。
2、为达到上述目的，本专利技术提供如下技术方案：
3、本专利技术提供一种非交叠时钟电路，应用于模数转换器交
4、本专利技术提供的非交叠时钟电路，通过接收电路的高速电流模逻辑(current-modelogic，cml)接收外部高速的差分时钟和同步信号后，依次经过复位信号产生电路、多相位时钟产生电路及非交叠时钟产生电路三个简单的逻辑电路产生同步复位信号及多相位子路adc时钟，在三个电路中依次对主时钟信号进行采样后，生成高速、非交叠的时间交织时钟，时钟路径短，时间交织adc时钟产生方法简单，且仅在主时钟下降沿进行信号采样，即时钟抖动仅与主时钟的下降沿相关，极大减小了时钟抖动，提高了稳定性。
5、在一种可选的实施方式中，外部时钟信号为外部差分时钟信号，差分信号为同步差分信号。
6、在一种可选的实施方式中，接收电路包括：第一电流模电路及第二电流模电路，其中，第一电流模电路，其输入端接收外部差分时钟信号，其输出端与复位信号产生电路的第一输入端及多相位时钟产生电路的第一输入端连接，其基于外部差分时钟信号生成主时钟信号；第二电流模电路，其输入端接收同步差分信号，其输出端与复位信号产生电路的第二输入端连接，其基于同步差分信号生成参考信号。
7、在一种可选的实施方式中，复位信号产生电路包括：第一触发器单元、第二触发器单元及与非门，其中，第一触发器单元，其第一端与第一电流模电路的输出端及第二触发器单元的第一输入端连接，其第二端与第二电流模电路的输出端连接，其第三端与第二触发器单元的第二输入端连接；第二触发器单元，其第三端及第四端分别与与非门的第一输入端及第二输入端对应连接；与非门，其输出端与多相位时钟产生电路的第二输入端连接；第一触发器单元，其基于主时钟信号对参考信号进行采样后，得到第一采样信号，第二触发单元基于主时钟信号及第一采样信号，生成第二采样信号及第三采样信号后，与非门将第二采样信号及第三采样信号与非后输出复位信号；第二采样信号比第一采样信号延迟一个主时钟信号周期，第三采样信号比第二采样信号延迟一个主时钟信号周期。
8、在一种可选的实施方式中，第一触发器单元包括：两个第一d触发器及选择单元，其中，一个第一d触发器的输入端与第二电流模电路的输出端及选择单元的第一输入端连接，其控制端与第一电流模电路的输出端连接及另一个第一d触发器的控制端连接，其输出端与选择单元的第二输入端连接；选择单元，其输出端与另一个第一d触发器的输入端连接；另一个第一d触发器的输出端与第二触发器单元的第二输入端连接。
9、在一种可选的实施方式中，第二触发器单元包括：两个第一d触发器，其中，一个第一d触发器的输入端与第一触发器单元的第三端连接，其控制端与第一电流模电路的输出端及另一个第一d触发器的控制端连接，其输出端与另一个第一d触发器的输入端及与非门的第一输入端连接；另一个第一d触发器的输出端与与非门的第二输入端连接。
10、在一种可选的实施方式中，多相位时钟产生电路包括：多个并联连接的第二d触发器及或非门，其中，第二d触发器，其复位端与复位信号产生电路的输出端连接，其控制端与接收电路的第一输出端连接，其输出端与相邻的下一级第二d触发器的输入端连接，第二d触发器用于输出单相位时钟信号；首级的第二d触发器的输入端与或非门的输出端连接，除末级的第二d触发器外，每个第二d触发器的输出端均与或非门的输入端连接；每个第二d触发器输出的单相位时钟信号，均比与其相邻的上一级第二d触发器输出的单相位时钟信号延迟一个主时钟信号周期。
11、本专利技术提供的非交叠时钟电路，复位信号依次通过多个并联连接的第二d触发器对主时钟信号进行采样后，每个第二d触发器依次生成比相邻的上一级第二d触发器延迟一个主时钟信号周期单相位时钟信号，使每个第二d触发器生成的单相位时钟信号均不与其他第二d触发器生成的单相位时钟信号重叠，复位信号能够使每个d触发器在每次或非逻辑运算后进行时钟校准，从而使得所有时钟边沿对齐，避免出现信号交叠的现象，保证采样时序的准确性。
12、在一种可选的实施方式中，非交叠时钟产生电路包括：反向时钟生成单元、第三d触发器及缓冲器，其中，反向时钟生成单元，其输入端接收两个相邻的第二d触发器输出的单相位时钟信号后，其第一输出端及第二输出端输出两路第一反向时钟信号；第三d触发器，其输入端接收两路第一反向时钟信号后，其用于输出一对上升沿或下降沿倾斜的第二反向时钟信号；缓冲器，其输入端与第三d触发器的输出端连接，其用于将第二反向时钟信号整形后输出两相位非交叠时钟信号。
13、本专利技术提供的非交叠时钟电路，第三d触发器将两个反向时钟经过优化后输出上升沿比较缓慢而下降沿很陡峭的信号后本文档来自技高网...
【技术保护点】
1.一种非交叠时钟电路，其特征在于，应用于模数转换器交织采样，所述非交叠时钟电路包括：接收电路、复位信号产生电路、多相位时钟产生电路及非交叠时钟产生电路，其中，
2.根据权利要求1所述的非交叠时钟电路，其特征在于，
3.根据权利要求2所述的非交叠时钟电路，其特征在于，所述接收电路包括：第一电流模电路及第二电流模电路，其中，
4.根据权利要求3所述的非交叠时钟电路，其特征在于，所述复位信号产生电路包括：第一触发器单元、第二触发器单元及与非门，其中，
5.根据权利要求4所述的非交叠时钟电路，其特征在于，所述第一触发器单元包括：两个第一D触发器及选择单元，其中，
6.根据权利要求4所述的非交叠时钟电路，其特征在于，所述第二触发器单元包括：两个第一D触发器，其中，
7.根据权利要求4所述的非交叠时钟电路，其特征在于，所述多相位时钟产生电路包括：多个并联连接的第二D触发器及或非门，其中，
8.根据权利要求7所述的非交叠时钟电路，其特征在于，所述非交叠时钟产生电路包括：反向时钟生成单元、第三D触发器及缓冲器，
9.根据权利要求8所述的非交叠时钟电路，其特征在于，所述第三D触发器包括：开关单元及锁存器，其中，
10.根据权利要求9所述的非交叠时钟电路，其特征在于，
...【技术特征摘要】
1.一种非交叠时钟电路，其特征在于，应用于模数转换器交织采样，所述非交叠时钟电路包括：接收电路、复位信号产生电路、多相位时钟产生电路及非交叠时钟产生电路，其中，
2.根据权利要求1所述的非交叠时钟电路，其特征在于，
3.根据权利要求2所述的非交叠时钟电路，其特征在于，所述接收电路包括：第一电流模电路及第二电流模电路，其中，
4.根据权利要求3所述的非交叠时钟电路，其特征在于，所述复位信号产生电路包括：第一触发器单元、第二触发器单元及与非门，其中，
5.根据权利要求4所述的非交叠时钟电路，其特征在于，所述第一触发器单元包括：两个第一d触发...
【专利技术属性】
技术研发人员：武锦，周磊，
申请(专利权)人：迅芯微电子苏州股份有限公司，
类型：发明
国别省市：
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