【技术实现步骤摘要】
本申请涉及半导体，尤其是涉及一种三3输入与门及其半导体结构。
技术介绍
1、三3输入与门是一种采用cmos工艺生产的军用3通道、3输入、电源电压为2v-6v的与门，其电路结构简单，主要器件是mos管，在mos管周围存在许多寄生的器件，如三极管以及电阻等，正常情况下这些寄生器件是不工作的，但在一定条件下，这些寄生器件被触发而工作，从而对电路造成危害。
2、在三3输入与门的设计中，有以下两个缺点：(1)由于pmos管和nmos管距离很近并且nmos管距离gnd、pmos管距离vcc较远，此时可能会引发scr(可控硅)，形成闩锁。(2)没有大量的阱和衬底接触以及pmos管、nmos管没有保护措施，从而会增大寄生电阻rw和rs的阻值以及载流子到达bjt基极，引发闩锁效应。
3、上述闩锁效应会导致整块芯片发热失效，影响芯片的正常性能。
技术实现思路
1、本申请的目的在于提供一种三3输入与门及其半导体结构，通过大量的阱与衬底接触来避免阱与衬底结合导致寄生的n-p-n-p结构，避免该结构导致vcc和gnd线短路产生闩锁，并且采用p+保护环环绕nmos管并连接gnd，采用n+保护环环绕pmos管并连接vcc，一方面降低寄生电阻的阻值，另一方面阻止载流子到达bjt(bipolar junction transistor，双极结型晶体管)的基极，解决产品三3输入与门的闩锁问题，从而避免因闩锁影响芯片的正常性能以及整块芯片发热失效的问题。
2、第一方面，本申请实施例提
3、在本申请较佳的实施方式中，上述p+保护环与nmos管间隔2μm；n+保护环与pmos管间隔2μm。
4、在本申请较佳的实施方式中，上述p+保护环与p阱之间的间距在1.2μm-3.2μm之间，和/或，n+保护环与n阱之间的间距在1.2μm-3.2μm之间。
5、在本申请较佳的实施方式中，上述p阱与p阱外的n+保护环之间的间距在1.0μm-3.0μm之间，和/或，n阱与n阱外的p+保护环之间的间距在1.0μm-3.0μm之间。
6、在本申请较佳的实施方式中，上述双保护环结构中，两个保护环之间的间距在1.0μm-3.0μm之间。
7、在本申请较佳的实施方式中，上述与阱接触的保护环上开设接触孔。
8、在本申请较佳的实施方式中，上述p+保护环的宽度为10μm，n+保护环的宽度为15μm。
9、在本申请较佳的实施方式中，上述nmos管与pmos管的栅长均为1.2μm。
10、在本申请较佳的实施方式中，上述保护环的形状与mos管中的有源区的形状相匹配。
11、第二方面，本申请实施例还提供一种三3输入与门，三3输入与门包括由第一方面所述的三3输入与门的半导体结构构成的三个独立的3输入与门；每个3输入与门均包括：五个非门和一个或非门；其中，三个非门的输入端分别作为3输入与门的输入端，输出端均连接或非门的输入端；或非门的输出端依次连接两个非门后输出，作为3输入与门的输出端。
12、本申请实施例提供的三3输入与门及其半导体结构中，三3输入与门的半导体结构包括：在衬底和阱的基础上制作的多个nmos管和多个pmos管；由多个nmos管和多个pmos管组成三个独立的3输入与门；每个3输入与门均包括：五个非门、一个或非门；其中，三个非门的输入端分别作为所述3输入与门的输入端，三个非门的输出端分别连接所述或非门的输入端；所述或非门的输出端依次连接两个非门后输出，作为所述3输入与门的输出端；每个nmos管周围设置有一p+保护环，在p+保护环外再设置一n+保护环；每个pmos管周围设置有一n+保护环；每个p+保护环连接低电平；每个n+保护环连接高电平。本申请实施例通过大量的阱与衬底接触来避免阱与衬底结合导致寄生的n-p-n-p结构，避免该结构导致vcc和gnd线短路产生闩锁，并且采用p+保护环环绕nmos管并连接gnd，采用n+保护环环绕pmos管并连接vcc，一方面降低寄生电阻rw和rs的阻值，另一方面阻止载流子到达bjt的基极，解决产品三3输入与门的闩锁问题，从而避免因闩锁影响芯片的正常性能以及整块芯片发热失效的问题。
本文档来自技高网...【技术保护点】
1.一种三3输入与门的半导体结构，其特征在于，所述三3输入与门的半导体结构包括：在衬底和阱的基础上制作的多个NMOS管和多个PMOS管；由多个NMOS管和多个PMOS管组成三个独立的3输入与门；每个3输入与门均包括：五个非门、一个或非门；其中，三个非门的输入端分别作为所述3输入与门的输入端，三个非门的输出端分别连接所述或非门的输入端；所述或非门的输出端依次连接两个非门后输出，作为所述3输入与门的输出端；每个所述NMOS管周围设置有一P+保护环，在所述P+保护环外设置一N+保护环；每个所述PMOS管周围设置有一N+保护环；每个所述P+保护环连接低电平；每个所述N+保护环连接高电平。
2.根据权利要求1所述的三3输入与门的半导体结构，其特征在于，所述P+保护环与所述NMOS管间隔2μm；所述N+保护环与所述PMOS管间隔2μm。
3.根据权利要求1所述的三3输入与门的半导体结构，其特征在于，所述P+保护环与P阱之间的间距在1.2μm-3.2μm之间，和/或，所述N+保护环与N阱之间的间距在1.2μm-3.2μm之间。
4.根据权利要求1所述的三3输
5.根据权利要求1所述的三3输入与门的半导体结构，其特征在于，双保护环结构中，两个保护环之间的间距在1.0μm-3.0μm之间。
6.根据权利要求1所述的三3输入与门的半导体结构，其特征在于，与阱接触的保护环上开设接触孔。
7.根据权利要求1所述的三3输入与门的半导体结构，其特征在于，P+保护环的宽度为10μm，N+保护环的宽度为15μm。
8.根据权利要求1所述的三3输入与门的半导体结构，其特征在于，所述NMOS管与所述PMOS管的栅长均为1.2μm。
9.根据权利要求1所述的三3输入与门的半导体结构，其特征在于，保护环的形状与MOS管中的有源区的形状相匹配。
10.一种三3输入与门，其特征在于，所述三3输入与门包括由权利要求1-9任一项所述的三3输入与门的半导体结构构成的三个独立的3输入与门；每个3输入与门均包括：五个非门和一个或非门；其中，三个非门的输入端分别作为所述3输入与门的输入端，三个非门的输出端分别连接所述或非门的输入端；所述或非门的输出端依次连接两个非门后输出，作为所述3输入与门的输出端。
...【技术特征摘要】
1.一种三3输入与门的半导体结构，其特征在于，所述三3输入与门的半导体结构包括：在衬底和阱的基础上制作的多个nmos管和多个pmos管；由多个nmos管和多个pmos管组成三个独立的3输入与门；每个3输入与门均包括：五个非门、一个或非门；其中，三个非门的输入端分别作为所述3输入与门的输入端，三个非门的输出端分别连接所述或非门的输入端；所述或非门的输出端依次连接两个非门后输出，作为所述3输入与门的输出端；每个所述nmos管周围设置有一p+保护环，在所述p+保护环外设置一n+保护环；每个所述pmos管周围设置有一n+保护环；每个所述p+保护环连接低电平；每个所述n+保护环连接高电平。
2.根据权利要求1所述的三3输入与门的半导体结构，其特征在于，所述p+保护环与所述nmos管间隔2μm；所述n+保护环与所述pmos管间隔2μm。
3.根据权利要求1所述的三3输入与门的半导体结构，其特征在于，所述p+保护环与p阱之间的间距在1.2μm-3.2μm之间，和/或，所述n+保护环与n阱之间的间距在1.2μm-3.2μm之间。
4.根据权利要求1所述的三3输入与门的半导体结构，其特征在于，p阱与p阱外的n+保护环之间的间距在1.0μm-3....
【专利技术属性】
技术研发人员：张建巾，卢宇，朱长彪，李应龙，
申请(专利权)人：天水天光半导体有限责任公司，
类型：发明
国别省市：
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