【技术实现步骤摘要】
本专利技术提供的技术方案涉及集成电路设计领域，具体涉及一种低插销损耗的三态输出锁存器电路。
技术介绍
1、随着半导体制造工艺的快速发展，集成电路的速度越来越快。锁存器是电平触发的存储单元，通常在数字电路中作为时序电路的存储元件，在某些运算器电路中也作为数据暂存器。三态d锁存器是锁存器中得到广泛应用的一种，其除了输出高、低电平以外还能在使能信号的作用下输出高阻态。为了实现三态输出通常在d锁存器的输出端接入一个三态输出单元。
2、现有技术中的三态输出单元的一个例子如图1所示。该三态输出单元包括：将所述d锁存器的反相输出信号q1后与使能信号oe进行或非逻辑运算产生第一数据d1的或非门hf1，与使能信号oeb进行或非逻辑运算产生第二数据d2的或非门yf1,反相器f3、f4，pmos管p31和 nmos管n31组成。如图2所示，所述或非门yf1和或非门hf1的联合电路由pmos管p11、p12、p13，nmos管n11、n12、n13组成。其中、pmos管p11的源极接电源vcc，漏极接pmos管p12的源极，栅极与nmos管n11的栅极连接、同时连接所述d锁存器的输出端。pmos管p12的漏极接nmos管n11、n12的漏极作为第一数据的输出端，栅极与nmos管n12的栅极连接并接入使能信号oe，nmos管n11、n12的源极接地gnd。pmos管p13的源极接电源vcc，漏极接nmos管n13的漏极作为第二数据输出端，栅极与nmos管n13的栅极连接并接入使能信号oeb，nmos管n13的源极接pmos管p12的漏极。p>
3、由此可见，现有技术中三态d锁存器的三态输出控制结构比较复杂，使用mos管较多，功耗较大，不利于集成实现。为了在锁存器进行翻转时避免输入数据与锁存数据之间存在竞争，在锁存器部分还需专门设置用于避免产生竞争冒险的附加电路。此外、在特定的应用场合下，锁存器锁存的数据需要被系统中不同的部件读取，由于系统中采用时钟信号通常是统一的，锁存器中锁存的数据从建立到更新只有半个时钟周期的生存期，而各部件时钟信号延迟，响应速度不一致等原因往往造成各部件发起读取的时刻并不完全统一，这就可能导致系统中部分部件不能成功读取锁存器中的数据；并且系统时钟信号的频率越高，相应部件不能成功读取锁存器中数据的风险越大。
技术实现思路
1、为了解决目前三态d锁存器电路连接关系复杂、规模过大导致功耗过高的问题，本专利技术提出一种电路连接关系简单，使用mos管数量少，能够避免竞争冒险的同时降低插销损耗的三态d锁存器。
2、本专利技术提供的三态输出d锁存器包括：d锁存器单元、反相器f2以及用作三态输出单元的c2mos反相器cf3组成；其中，所述d锁存器将系统时钟信号脉宽压缩以后用作自身的触发时钟，其输出信号q通过反相器f2接所述三态输出单元的数据输入端，所述三态输出单元的正相使能信号输入端接使能信号oe，负相使能信号输入端接使能信号oeb，并在使能信号oe为高电平时输出高阻态；使能信号oe和oeb互补。
3、进一步地，所述c2mos反相器由pmos管p1，p2和nmos管n1,n2组成。其中，pmos管p1的源极接电源vcc，漏极接pmos管p2的源极。pmos管p2的漏极作为c2mos反相器的输出端并连接nmos管n2的漏极，pmos管p2的栅极连接nmos管n2的栅极作为所述c2mos反相器的数据输入端。nmos管n2的源极接nmos管n1的漏极，nmos管n1的源极接地;nmos管n1的源极作为所述c2mos反相器的正相使能信号输入端，pmos管p1栅极作为所述c2mos反相器的负相使能信号输入端。
4、进一步地，所述d锁存器单元由时钟脉宽压缩单元，反相器f1，c2mos反相器cf1,cf2构成。所述c2mos反相器cf1输入端接输入数据d，输出端接反相器f1的输入端，c2mos反相器cf1的正相使能信号输入端接所述触发时钟信号ck，负相使能信号输入端接触发时钟信号ckb，触发时钟信号ckb与所述触发时钟信号ck互补。c2mos反相器cf1在触发时钟信号ck高电平时工作，在ck为低电平时断开、输出高阻态。反相器f1的输出端作为d锁存器输出信号q的输出端、并连接到c2mos反相器cf2的输入端，其输入端接c2mos反相器cf2的输出端。c2mos反相器cf2的正相使能信号输入端接所述触发时钟信号ckb，负相使能信号输入端接所述触发时钟信号ck。所述时钟脉宽压缩单元由若干反相器以及与非门组成；其将接收的初始系统时钟信号cko，与所述初始系统时钟信号cko依次经过奇数个所述反相器延时得到的时钟信号ck0b输入到所述与非门进行与非运算后输出所述d锁存器的时钟信号ckb；所述时钟信号ckb经由一个反相器输出得到所述d锁存器的触发时钟信号ck。
5、本专利技术提供的三态d锁存器仅通过增加c2mos反相器就解决了锁存器竞争冒险和三态输出的技术问题得到了解决，通过将系统时钟压缩后得到三态d锁存器自身的触发时钟使得锁存器中的数据生命周期得到延长，增加了后续部件的时间借用。本专利技术提供的三态d锁存器结构电路连接关系简单，使用mos管数量少、功耗低且有利于以集成电路的形式来实现。
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1.一种三态输出D锁存器，其特征在于，该三态D锁存器由D锁存器单元、反相器F2以及用作三态输出单元的C2MOS反相器CF3组成；所述D锁存器将系统时钟信号脉宽压缩以后用作自身的触发时钟，其输出通过反相器F2接所述三态输出单元的数据输入端，所述三态输出单元的正相使能信号输入端接使能信号OE，负相使能信号输入端接使能信号OEB，并在使能信号OE为高电平时输出高阻态；使能信号OE和OEB互补。
2.如权利要求1所述的三态输出D锁存器，其特征在于，每个所述C2MOS反相器由PMOS管P1，P2和NMOS管N1,N2组成；其中，PMOS管P1的源极接电源，漏极接PMOS管P2的源极;PMOS管P2的漏极作为三态输出D锁存器的输出端并连接NMOS管N2的漏极，PMOS管P2的栅极连接NMOS管N2的栅极作为所述C2MOS反相器的数据输入端；NMOS管N2的源极接NMOS管N1的漏极，NMOS管N1的源极接地;NMOS管N1的源极作为所述C2MOS反相器的正相使能信号输入端，PMOS管P1栅极作为所述C2MOS反相器的负相使能信号输入端。
3.如权利要求2所述的三态输出
4.如权利要求3所述的三态D锁存器，其特征在于，所述时钟脉宽压缩单元由若干反相器以及与非门构成；其将接收的初始系统时钟信号CKO，与所述初始系统时钟信号CKO依次经过奇数个所述反相器延时得到的时钟信号CK0B输入到所述与非门进行与非运算后输出所述D锁存器的时钟信号CKB；所述时钟信号CKB经由一个反相器输出得到所述D锁存器的触发时钟信号CK。
...【技术特征摘要】
1.一种三态输出d锁存器，其特征在于，该三态d锁存器由d锁存器单元、反相器f2以及用作三态输出单元的c2mos反相器cf3组成；所述d锁存器将系统时钟信号脉宽压缩以后用作自身的触发时钟，其输出通过反相器f2接所述三态输出单元的数据输入端，所述三态输出单元的正相使能信号输入端接使能信号oe，负相使能信号输入端接使能信号oeb，并在使能信号oe为高电平时输出高阻态；使能信号oe和oeb互补。
2.如权利要求1所述的三态输出d锁存器，其特征在于，每个所述c2mos反相器由pmos管p1，p2和nmos管n1,n2组成；其中，pmos管p1的源极接电源，漏极接pmos管p2的源极;pmos管p2的漏极作为三态输出d锁存器的输出端并连接nmos管n2的漏极，pmos管p2的栅极连接nmos管n2的栅极作为所述c2mos反相器的数据输入端；nmos管n2的源极接nmos管n1的漏极...
【专利技术属性】
技术研发人员：赵转平，卢宇，李应龙，朱长彪，范志为，
申请(专利权)人：天水天光半导体有限责任公司，
类型：发明
国别省市：
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