【技术实现步骤摘要】
本专利技术涉及半导体，特别涉及与cmos工艺兼容不增加额外制造成本的存储器单元。
技术介绍
1、半导体存储器可分为易失性存储器和非易失性存储器，非易失性存储器在断电后仍然能够保存内部的数据，同时，通过适当的施加电压，非易失性存储器可以被擦除和重新编程。这样，将非易失性存储器嵌入在处理器中，就可以由非易失性存储器为处理器的逻辑器件提供存储的数据和程序代码。
2、但是，很多非易失性存储器需要制作多层多晶硅充当浮栅和控制栅等端子，而标准cmos工艺仅仅制作一层多晶硅。为了将这样的非易失性存储器嵌入到cmos器件中，需要添加一些额外的工艺步骤。这些额外的工艺步骤会增加额外的制造时间和工艺成本。
3、目前，已经提出了能够与标准cmos工艺兼容的非易失性存储器单元，其实现方式是多个晶体管的多晶硅栅极相连接形成多晶硅浮栅，这样的非易失性存储器单元只需要一层多晶硅作为浮栅，可以基于cmos工艺进行制造。
4、但是，这样的单层多晶硅非易失性存储器单元仍然存在一些问题。由于单层多晶硅非易失性存储器单元的多晶硅浮栅电压是由...
【技术保护点】
1.一种基于CMOS工艺的非易失性存储器单元，其特征在于：所述非易失性存储器单元包括一个具有源端、体端和漏端的读取晶体管和一个具有控制端的控制晶体管，所述读取晶体管的源极为该非易失性存储器单元的源极端，所述读取晶体管的漏极为该非易失性存储器单元的漏端，所述读取晶体管的多晶硅栅极与所述控制晶体管的多晶硅栅极相连接形成多晶硅浮栅，所述控制晶体管的一个扩散区为该非易失性存储器单元的控制端；所述多晶硅浮栅的电势从所述控制晶体管的控制端、所述读取晶体管的源端、漏端和体端容性耦合。
2.如权利要求1所述的非易失性存储器单元，其特征在于：所述读取晶体管包括第一扩散区、第...
【技术特征摘要】
1.一种基于cmos工艺的非易失性存储器单元，其特征在于：所述非易失性存储器单元包括一个具有源端、体端和漏端的读取晶体管和一个具有控制端的控制晶体管，所述读取晶体管的源极为该非易失性存储器单元的源极端，所述读取晶体管的漏极为该非易失性存储器单元的漏端，所述读取晶体管的多晶硅栅极与所述控制晶体管的多晶硅栅极相连接形成多晶硅浮栅，所述控制晶体管的一个扩散区为该非易失性存储器单元的控制端；所述多晶硅浮栅的电势从所述控制晶体管的控制端、所述读取晶体管的源端、漏端和体端容性耦合。
2.如权利要求1所述的非易失性存储器单元，其特征在于：所述读取晶体管包括第一扩散区、第一沟道区、第二扩散区和第一栅极结构，所述第一栅极结构由第一栅氧化层和第一多晶硅栅极叠加而成，所述第一扩散区和所述第二扩散区导电类型相同，所述第一沟道区和所述第一、第二扩散区导电类型不同。
3.如权利要求2所述的非易失性存储器单元，其特征在于：所述控制晶体管包括第三扩散区、第二沟道区、第四扩散区、第五扩散区和第二栅极结构，所述第二栅极结构由第二栅氧化层和第二多晶硅栅叠...
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