【技术实现步骤摘要】
【国外来华专利技术】
本专利技术构思总体上涉及一种晶体管、一种电气器件、以及一种用于生产晶体管的方法。
技术介绍
1、gan晶体管通常用于以高功率和/或高频率操作的电气器件。由于gan的带隙较大，因此这样的晶体管可以在比例如si晶体管更高的温度下运作。然而，仍有进一步改进的余地。
技术实现思路
1、本专利技术构思的目的是实现新型的gan基晶体管。本专利技术构思的另一目的是实现功率高效的电气器件。本专利技术构思的另一目的是实现在高功率和/或高频率下操作的功率高效的电气器件。至少部分地通过独立权利要求中限定的专利技术来实现本专利技术构思的这些和其他目的。在从属权利要求中阐述了优选实施例。
2、在本文中，将根据元素周期表使用天然元素的缩写。例如，a1表示铝，ga表示镓，as表示砷，mg表示镁，o表示氧，si表示硅。
3、根据第一方面，提供了一种晶体管，该晶体管包括源极、本体和漏极，该晶体管进一步包括：
4、多个半导体层，其中，多个半导体层中的层由algan或gan制成，并且其中，多个半导体层被配置成使得铝含量在每个相继层之间变化，使得每隔一层的铝含量低于其相邻的相互对置层的铝含量，其中，该晶体管是以下任一种：
5、n型沟道金属氧化物半导体nmos晶体管，其中，多个半导体层中的一部分是p型掺杂的并且形成该nmos晶体管的本体的一部分；或
6、p型沟道金属氧化物半导体pmos晶体管，其中，多个半导体层中的一部分是p型掺杂的并且形成该pmos晶体管的源极或
7、nmos晶体管可以包括n/p/n(例如n+/p/n+)型掺杂的源极/本体/漏极。因此，源极可以是n型掺杂的(例如，强n型掺杂，由n+指示)，本体可以是p型掺杂的，漏极可以是n型掺杂的(例如，强n型掺杂，由n+指示)。nmos晶体管可以进一步包括栅极触点以及在栅极触点与本体之间的电绝缘体。对栅极触点施加偏压可以在电绝缘体下方在本体中产生电场。所施加的偏压可以由此控制源极与漏极之间经由本体的电子传导。
8、pmos晶体管可以包括p/n/p(例如p+/n/p+)型掺杂的源极/本体/漏极。因此，源极可以是p型掺杂的(例如，强p型掺杂，由p+指示)，本体可以是n型掺杂的，漏极可以是p型掺杂的(例如，强p型掺杂，由p+指示)。pmos晶体管可以进一步包括栅极触点以及在栅极触点与本体之间的电绝缘体。对栅极触点施加偏压可以在电绝缘体下方在本体中产生电场。所施加的偏压可以由此控制源极与漏极之间经由本体的空穴传导。
9、gan基材料中可能难以实现p型掺杂。用于p型掺杂的掺杂原子(比如mg)通常会由于氢杂质或氮空位而被钝化。因此，即使掺杂浓度很高，自由空穴浓度也可能很低。为了去除钝化(或活化掺杂原子)，可以使用生长后退火，例如在低氢浓度的气氛中进行生长后退火。
10、认识到的是，多个半导体层可以消除或减少对p型掺杂的gan基材料进行生长后退火的需要。这实现了根据第一方面的新型晶体管，比如nmos晶体管和pmos晶体管。既包括n型掺杂区域又包括p型掺杂区域(比如n/p/n或p/n/p型掺杂的源极/本体/漏极)的晶体管可能会在生长后退火期间退化。例如，由于生长后退火导致的材料扩散可能会改变掺杂分布(例如，n型掺杂剂可能扩散到名义上的p型掺杂区域，反之亦然)和/或材料分布(例如，a1可能从富a1区域扩散到富ga区域，或者ga可能从富ga区域扩散到富al区域)。
11、多个半导体层可以通过价带边缘的变化来增强p型掺杂，如kozodoy等人.[appl.phys.lett.[应用物理快报]75，2444(1999)]所描述的。价带边缘的变化在此是由多个半导体层中al含量的变化引起的。在能带边缘远低于费米能之处，受体可以被电离，而所产生的空穴可以在能带边缘接近费米能级之处积聚。价带边缘在此可以沿与多个半导体层中的层垂直的方向变化。由于价带边缘的变化，空穴浓度也可以发生变化。然而，与价带边缘不变的体相膜相比，平均空穴浓度可能较高。应当理解，价带边缘的变化可以是由于多个半导体层中的带隙变化以及能带弯曲所引起的极化效应。
12、多个半导体层还可以增强空穴迁移率，如kozodoy等人.[appl.phys.lett.[应用物理快报]75，2444-2446(1999)]进一步描述的。
13、根据第一方面的晶体管可以具有优于常规晶体管的一个或多个优点。由于可以消除或减少进行生长后退火的需要，因此晶体管可以基于n型掺杂区域和p型掺杂区域的组合。这为晶体管设计提供了很大的灵活性。进一步，由于可以消除或减少进行生长后退火的需要，因此晶体管的大小可以更小，而不会因扩散导致晶体管性能退化。特征越小，例如掺杂区域越小，扩散的影响可能越严重。
14、进一步，由于多个半导体层，p型掺杂区域中的高空穴浓度可以对于晶体管而言带来若干优点。在nmos晶体管(其中，多个半导体层中的一部分是p型掺杂的并且形成该晶体管的本体的一部分)的情况下，该晶体管的本体中的空穴浓度高可以产生有利效果。如ziabari等人.[chinese joumal of physics[中国物理学报]，51(4)，844-853]所描述的，晶体管的本体中的高空穴浓度可以例如改善短沟道效应。在pmos晶体管(其中，多个半导体层中的一部分是p型掺杂的并且形成该晶体管的源极或漏极的一部分)的情况下，该晶体管的源极和/或漏极中的高空穴浓度可以产生有利效果。高空穴浓度可以有助于与所述源极和/或漏极形成欧姆触点。
15、进一步，高空穴迁移率可以有助于晶体管的快速切换和/或高操作频率。切换速度和/或高操作频率可以通过弹道输运来进一步改进。在室温下，与体相gan膜相比，通过弹道输运，迁移率可以提高9个数量级。通过algan/gan异质结构在特定的algan合金组分下的超晶格，可以实现弹道输运。
16、进一步认识到的是，根据第一方面的nmos晶体管或pmos晶体管有助于互补金属氧化物半导体(cmos)技术，这种技术可以提供功率高效的电气器件。在cmos器件中，pmos晶体管和nmos晶体管可以成对地连接，使得当一种类型的晶体管(例如nmos)被导通时，另一种类型的晶体管(例如pmos)被关断，反之亦然。因此，功率可以主要在切换期间消耗，而不在静态操作期间消耗。cmos器件可以由根据第一方面的nmos晶体管和根据第一方面的pmos晶体管制造而成。替代性地，cmos器件可以由根据第一方面的nmos晶体管和任何类型的pmos晶体管制造而成。替代性地，cmos器件可以由任何类型的nmos晶体管和根据第一方面的pmos晶体管制造而成。
17、应当理解，晶体管的源极、本体和漏极可以是同一半导体结构的一部分。然而，半导体结构可以包括除多个半导体层以外的其他部分。
18、多个半导体层可以包括成对半导体层的重复，其中，每对半导体层包括：
19、低a1含量层，该低al含量层的al含量在10％以下；以及
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【技术保护点】
1.一种晶体管(1)，包括源极(10)、本体(12)和漏极(14)，该晶体管(1)进一步包括：
2.根据权利要求1所述的晶体管(1)，其中，该多个半导体层(20)包括成对半导体层的重复，其中，每对半导体层包括：
3.根据权利要求1或2所述的晶体管(1)，其中，该多个半导体层(20)中的每个层的厚度在3nm到10nm之间。
4.根据权利要求1至3中任一项所述的晶体管(1)，其中，该晶体管(1)被配置为主要沿与该多个半导体层(20)中的层平行的方向传递电流。
5.根据权利要求1至3中任一项所述的晶体管(1)，其中，该晶体管(1)被配置为主要沿与该多个半导体层(20)中的层正交的方向传递电流。
6.根据权利要求5所述的晶体管(1)，其中，纳米线(40)限定该晶体管(1)的本体(12)的至少一部分。
7.根据权利要求6所述的晶体管(1)，其中，栅极触点(62)环绕限定该晶体管(1)的本体(12)的至少一部分的该纳米线(40)，由此该栅极触点(62)形成环绕式栅极(42)。
8.根据权利要求6或7所述的晶体
9.根据前述权利要求中任一项所述的晶体管(1)，其中，该晶体管(1)的源极(10)、漏极(14)和本体(12)都包括该多个半导体层(20)。
10.根据前述权利要求中任一项所述的晶体管(1)，其中，该晶体管(1)是NMOS晶体管(1′)，其中，
11.一种电气器件(50)，包括：
12.根据权利要求11所述的电气器件(50)，其中，该CMOS电路(52)的至少一个NMOS晶体管(1′)和至少一个PMOS晶体管(1″)共享相同的该多个半导体层(20)。
13.根据权利要求11或12所述的电气器件(50)，其中，该电气器件(50)的CMOS电路(52)的至少一个PMOS晶体管(1″)中的至少一个和/或至少一个NMOS晶体管(1′)中的至少一个是根据权利要求2至10中任一项所述的晶体管。
14.一种用于生产晶体管的方法(100)，所述方法(100)包括：
15.根据权利要求14所述的方法(100)，进一步包括：
...【技术特征摘要】
【国外来华专利技术】
1.一种晶体管(1)，包括源极(10)、本体(12)和漏极(14)，该晶体管(1)进一步包括：
2.根据权利要求1所述的晶体管(1)，其中，该多个半导体层(20)包括成对半导体层的重复，其中，每对半导体层包括：
3.根据权利要求1或2所述的晶体管(1)，其中，该多个半导体层(20)中的每个层的厚度在3nm到10nm之间。
4.根据权利要求1至3中任一项所述的晶体管(1)，其中，该晶体管(1)被配置为主要沿与该多个半导体层(20)中的层平行的方向传递电流。
5.根据权利要求1至3中任一项所述的晶体管(1)，其中，该晶体管(1)被配置为主要沿与该多个半导体层(20)中的层正交的方向传递电流。
6.根据权利要求5所述的晶体管(1)，其中，纳米线(40)限定该晶体管(1)的本体(12)的至少一部分。
7.根据权利要求6所述的晶体管(1)，其中，栅极触点(62)环绕限定该晶体管(1)的本体(12)的至少一部分的该纳米线(40)，由此该栅极触点(62)形成环绕式栅极(42)。
8.根据权利要求6或7所述的晶体管(1)，其中，限定该晶...
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