【技术实现步骤摘要】
本专利技术涉及绝缘体上硅(soi)器件以及对应的制造方法。
技术介绍
1、绝缘体上硅(soi)技术涉及在层状硅-绝缘体-硅衬底中制造硅半导体器件。使用横向soi互补金属氧化物半导体(cmos)工艺实现非常高的击穿电压(例如>600v)需要良好控制的薄顶si(硅)器件层厚度。然而，soi技术中这样的非常薄的si器件层厚度具有缺点，诸如对于具有非常长漂移长度的高电压器件(例如>600v)具有高串联电阻。另外，在与高电压器件相同的si器件层中形成的低电压器件(例如<600v)的性能对于低电压逻辑电路可能是不可接受的。
2、因此，需要一种改进的soi工艺，其可以在同一si器件层中容纳高电压器件和低电压器件二者。
技术实现思路
1、根据从绝缘体上硅(soi)晶片制造功率半导体器件的方法的实施方式，绝缘体上硅(soi)晶片包括硅器件层、体硅晶片和将硅器件层与体硅晶片分开的掩埋氧化物层，方法包括：在硅器件层上形成硬掩模，其中，硬掩模覆盖硅器件层的一个或更多个第一区域并暴露硅器件层的一个或更多个第二区域；以及在形成任何场氧化物结构之前和在注入任何器件区域之前，在由硬掩模暴露的硅器件层的一个或更多个第二区域上选择性地生长外延硅，使得一个或更多个第二区域的厚度相对于一个或更多个第一区域增加。
2、根据半导体管芯的实施方式，半导体管芯包括：绝缘体上硅(soi)衬底，其包括硅器件层、体硅衬底和将硅器件层与体硅衬底分开的掩埋氧化物层；形成在硅器件层的第一器件区域中的
3、根据半导体管芯的实施方式，半导体管芯包括：绝缘体上硅(soi)衬底，其包括硅器件层、体硅衬底和将硅器件层与体硅衬底分开的掩埋氧化物层；以及形成在硅器件层中的横向jfet(结场效应晶体管)，其中，硅器件层的第一部分具有第一厚度，并且硅器件层的第二部分具有大于第一厚度的第二厚度，其中，在硅器件层中，横向jfet包括源极区域、漏极区域、邻接漏极区域的漂移区以及将源极区域与漂移区分开的体区，其中，漂移区形成在硅器件层的第二部分中。
4、本领域技术人员在阅读以下详细说明并查看附图时将认识到其他的特征和优点。
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1.一种从绝缘体上硅SOI晶片制造功率半导体器件的方法，所述SOI晶片包括硅器件层、体硅晶片和将所述硅器件层与所述体硅晶片分离的掩埋氧化物层，所述方法包括：
2.根据权利要求1所述的方法，其中，所述功率半导体器件是横向功率金属氧化物半导体场效应晶体管MOSFET，并且其中，在所述外延硅的选择性生长期间由所述硬掩模暴露的所述硅器件层的所述一个或更多个第二区域与所述横向功率MOSFET的漂移区对应。
3.根据权利要求2所述的方法，其中，在所述外延硅的选择性生长期间由所述硬掩模覆盖的所述硅器件层的所述一个或更多个第一区域与所述横向功率MOSFET的接触区域对应。
4.根据权利要求3所述的方法，其中，多行所述接触区域沿着所述漂移区的长度彼此横向间隔开，并且其中，在所述外延硅的所述选择性生长期间，所述漂移区在所述接触区域的这些行之间而不在所述接触区域的这些行下方变得更厚。
5.根据权利要求3所述的方法，其中，所述接触区域的第一行是通过所述外延硅的所述选择性生长厚度保持不变的源极接触区域，并且其中，所述接触区域的第二行是通过所述外延硅的所述选择
6.根据权利要求1所述的方法，其中，所述功率半导体器件是横向结场效应晶体管JFET，并且其中，在所述外延硅的选择性生长期间由所述硬掩模暴露的所述硅器件层的所述一个或更多个第二区域与所述横向JFET的漂移区对应。
7.根据权利要求6所述的方法，其中，在所述外延硅的所述选择性生长期间由所述硬掩模覆盖的所述硅器件层的所述一个或更多个第一区域与所述横向JFET的源极接触区域和漏极接触区域对应，并且其中，所述源极接触区域和所述漏极接触区域二者的厚度通过所述外延硅的所述选择性生长而保持不变。
8.根据权利要求7所述的方法，其中，所述漂移区中没有接触区域，并且其中，所述硅器件层的所述一个或更多个第二区域在所述外延硅的所述选择性生长期间暴露所述源极接触区域与所述漏极接触区域之间的整个所述漂移区。
9.根据权利要求1所述的方法，其中，在所述外延硅的所述选择性生长期间由所述硬掩模暴露的所述硅器件层的所述一个或更多个第二区域与所述功率半导体器件的漂移区对应，并且其中，在所述外延硅的所述选择性生长期间由所述硬掩模覆盖的所述硅器件层的所述一个或更多个第一区域与相比于所述功率半导体器件具有更低的击穿电压的附加半导体器件对应。
10.根据权利要求1所述的方法，其中，在所述外延硅的所述选择性生长期间由所述硬掩模覆盖的所述硅器件层的所述一个或更多个第一区域与所述功率半导体器件的场氧化物区域对应。
11.根据权利要求1所述的方法，其中，在所述外延硅的所述选择性生长期间由所述硬掩模覆盖的所述硅器件层的所述一个或更多个第一区域与所述功率半导体器件的接触区域对应。
12.根据权利要求1所述的方法，其中，所述功率半导体器件是具有大于600V的击穿电压的PMOS器件，并且其中，在所述外延硅的所述选择性生长期间由所述硬掩模覆盖的所述硅器件层的所述一个或更多个第一区域与具有小于600V的击穿电压的附加半导体器件对应。
13.根据权利要求1所述的方法，其中，在所述外延硅的所述选择性生长之前，所述硅器件层具有在100nm至200nm范围内的单一厚度。
14.根据权利要求1所述的方法，其中，所述硬掩模包括通过低电压化学气相沉积形成的四乙氧基硅烷。
15.一种半导体管芯，包括：
16.根据权利要求15所述的半导体管芯，其中，所述第一器件区域的所述第二部分包括所述横向功率MOSFET的漂移区，并且其中，所述第一器件区域的所述第一部分包括所述横向功率MOSFET的接触区域。
17.根据权利要求16所述的半导体管芯，其中，所述接触区域被布置成沿所述漂移区的长度彼此横向间隔开的行，使得所述漂移区在所述接触区域的行之间较厚，而在所述接触区域的行下方较薄。
18.根据权利要求16所述的半导体管芯，其中，所述接触区域的第一行是所述横向功率MOSFET的源极接触区域，并且所述接触区域的第二行是所述横向功率MOSFET的漏极接触区域，并且其中，所述漂移区中没有所述接触区域，使得所述漂移区沿着所述源极接触区域与所述漏极接触区域之间的整个所述漂移区具有所述第二厚度。
19.根据权利要求15所述的半导体管芯，其中，所述第一器件区域的所述第二部分包括所述横向功率MOSFET的漂移区，并且其中，所述第一器件区域的所述第一部分包括场氧化物区域。
20.一种半导体管芯，包括：
21.根据权利要求20所述的半导体...
【技术特征摘要】
1.一种从绝缘体上硅soi晶片制造功率半导体器件的方法，所述soi晶片包括硅器件层、体硅晶片和将所述硅器件层与所述体硅晶片分离的掩埋氧化物层，所述方法包括：
2.根据权利要求1所述的方法，其中，所述功率半导体器件是横向功率金属氧化物半导体场效应晶体管mosfet，并且其中，在所述外延硅的选择性生长期间由所述硬掩模暴露的所述硅器件层的所述一个或更多个第二区域与所述横向功率mosfet的漂移区对应。
3.根据权利要求2所述的方法，其中，在所述外延硅的选择性生长期间由所述硬掩模覆盖的所述硅器件层的所述一个或更多个第一区域与所述横向功率mosfet的接触区域对应。
4.根据权利要求3所述的方法，其中，多行所述接触区域沿着所述漂移区的长度彼此横向间隔开，并且其中，在所述外延硅的所述选择性生长期间，所述漂移区在所述接触区域的这些行之间而不在所述接触区域的这些行下方变得更厚。
5.根据权利要求3所述的方法，其中，所述接触区域的第一行是通过所述外延硅的所述选择性生长厚度保持不变的源极接触区域，并且其中，所述接触区域的第二行是通过所述外延硅的所述选择性生长厚度保持不变的漏极接触区域。
6.根据权利要求1所述的方法，其中，所述功率半导体器件是横向结场效应晶体管jfet，并且其中，在所述外延硅的选择性生长期间由所述硬掩模暴露的所述硅器件层的所述一个或更多个第二区域与所述横向jfet的漂移区对应。
7.根据权利要求6所述的方法，其中，在所述外延硅的所述选择性生长期间由所述硬掩模覆盖的所述硅器件层的所述一个或更多个第一区域与所述横向jfet的源极接触区域和漏极接触区域对应，并且其中，所述源极接触区域和所述漏极接触区域二者的厚度通过所述外延硅的所述选择性生长而保持不变。
8.根据权利要求7所述的方法，其中，所述漂移区中没有接触区域，并且其中，所述硅器件层的所述一个或更多个第二区域在所述外延硅的所述选择性生长期间暴露所述源极接触区域与所述漏极接触区域之间的整个所述漂移区。
9.根据权利要求1所述的方法，其中，在所述外延硅的所述选择性生长期间由所述硬掩模暴露的所述硅器件层的所述一个或更多个第二区域与所述功率半导体器件的漂移区对应，并且其中，在所述外延硅的所述选择性生长期间由所述硬掩模覆盖的所述硅器件层的所述一个或更多个第一区域与相比于所述功率半导体器件具有更低的击穿电压的附加半导体器件对应。
10.根据权利要求1所述的方法，其中，在所述外延硅的所述选择性生长期间由所述硬掩模...
【专利技术属性】
技术研发人员：马诺伊·钱德里卡拉古纳森，维贾伊·阿南德·拉玛达斯，穆罕默德·阿克马尔·哈撒努丁，德韦什·库马尔·达塔，埃里克·阿洛伊斯·格雷茨，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：
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