【技术实现步骤摘要】
本申请涉及集成电路，特别是涉及一种半导体结构及其制备方法。
技术介绍
1、随着动态随机存取存储器(dynamic random access memory，简称dram)技术的发展，存储单元的尺寸越来越小，其阵列架构由8f2到6f2再到4f2(f：在给定工艺条件下可获得的最小图案尺寸)。
2、然而，随着dram的集成密度朝着更高的方向发展，大大缩减了字线与字线之间的间距，因此如何降低字线之间的寄生电容成为亟待解决的问题。
技术实现思路
1、基于此，本申请实施例提供了一种半导体结构及其制备方法，可以降低字线之间的寄生电容，减少漏电的产生，提升半导体结构的性能。
2、根据一些实施例，本申请一方面提供了一种半导体结构的制备方法，包括：
3、提供衬底；所述衬底一侧形成有多个半导体柱，多个所述半导体柱沿第一方向排列呈行且沿第二方向排列呈列，所述第一方向与所述第二方向平行于所述衬底并相交；在所述第一方向上相邻两列所述半导体柱之间形成有沿所述第二方向延伸的隔离槽，且在所述第一方向上每相邻的两个所述隔离槽的宽度不同；
4、于所述半导体柱两侧的相邻所述隔离槽内分别形成所述半导体柱对应的字线；所述字线沿所述第二方向延伸，且相邻所述半导体柱对应的所述字线在垂直所述衬底的方向上错位设置。
5、在一些实施例中，所述衬底一侧形成有多个半导体柱，多个所述半导体柱沿所述第一方向排列呈行且沿第二方向排列呈列，所述第一方向与所述第二方向平行于所述衬底并相交；
6、于所述衬底上形成第一图形化掩膜层；所述第一图形化掩膜层具有多个沿所述第一方向排列呈行且间隔排布的第一开口；
7、基于所述第一图形化掩膜层刻蚀所述衬底以形成多个第一隔离槽；
8、于所述衬底上形成第二图形化掩膜层；所述第二图形化掩膜层具有多个沿所述第一方向排列呈行且间隔排布的第二开口；每个所述第二开口在所述衬底上的正投影落在相邻两个所述第一隔离槽之间，且所述第二开口的宽度小于所述第一开口的宽度；
9、基于所述第二图形化掩膜层刻蚀所述衬底以形成多个第二隔离槽。
10、在一些实施例中，多个所述半导体柱包括沿所述第一方向交替排布的第一半导体柱和第二半导体柱；
11、所述于所述半导体柱两侧的相邻所述隔离槽内分别形成所述半导体柱对应的字线，包括：
12、于所述隔离槽在所述第一方向的侧壁上形成第一栅介质材料层，并于所述隔离槽内填充第一隔离介质层；
13、去除部分高度的所述第一栅介质材料层，以暴露出所述半导体柱的顶端；
14、于所述衬底上形成第三图形化掩膜层；所述第三图形化掩膜层具有多个沿所述第一方向排列呈行且间隔排布的第三开口；多个所述第三开口暴露出各所述第一半导体柱的顶端；
15、基于各所述第三开口继续去除部分高度的所述第一栅介质材料层，以使所述第一半导体柱侧壁上剩余的所述第一栅介质材料层的顶面低于所述第二半导体柱侧壁上剩余的所述第一栅介质材料层的顶面；
16、形成侧墙掩膜层以包覆各所述半导体柱暴露出的顶端；
17、基于所述侧墙掩膜层去除部分形成于所述半导体柱在所述第一方向的所述侧壁上的所述第一栅介质材料层，以暴露出所述半导体柱的沟道区域；
18、于各所述半导体柱暴露出的各所述沟道区域的两侧形成多个沿所述第二方向延伸的字线。
19、在一些实施例中，所述基于所述侧墙掩膜层去除部分形成于所述半导体柱在所述第一方向的所述侧壁上的所述第一栅介质材料层，以暴露出所述半导体柱的沟道区域，包括：
20、基于所述侧墙掩膜层刻蚀所述半导体柱，以于所述沟道区域在所述第一方向上相对的两侧形成容置槽；
21、于各所述容置槽的内壁随形覆盖第二栅介质材料层；保留的所述第一栅介质材料层和所述第二栅介质材料层共同构成栅介质层；
22、其中，各所述字线形成于所述栅介质层远离对应的所述半导体柱的表面。
23、根据一些实施例，本申请另一方面还提供了一种半导体结构，包括：
24、衬底；所述衬底一侧具有多个半导体柱，多个所述半导体柱沿第一方向排列呈行且沿第二方向排列呈列，所述第一方向与所述第二方向平行于所述衬底并相交；在所述第一方向上相邻两列所述半导体柱之间具有沿所述第二方向延伸的隔离槽，且在所述第一方向上每相邻的两个所述隔离槽的宽度不同；
25、多个沿所述第二方向延伸的字线；所述半导体柱两侧的相邻所述隔离槽内分别设置所述半导体柱对应的所述字线，且相邻所述半导体柱对应的所述字线在垂直所述衬底的方向上错位设置。
26、在一些实施例中，多个所述隔离槽包括交替设置的第一隔离槽和第二隔离槽；
27、其中，所述第一隔离槽的宽度大于所述第二隔离槽的宽度。
28、在一些实施例中，第一隔离槽的宽度与所述第二隔离槽的宽度的比例范围为2:1～3:2。
29、在一些实施例中，所述半导体柱包括沟道区域以及沿所述延伸方向分别设置于所述沟道区域上下两端的第一掺杂区域和第二掺杂区域；多个所述半导体柱包括沿所述第一方向交替排布的第一半导体柱和第二半导体柱；
30、位于同一个所述半导体柱两侧的两个所述字线分别位于所述沟道区域的侧壁上；其中，位于所述第一半导体柱两侧的所述字线作为第一字线，位于所述第二半导体柱两侧的所述字线作为第二字线；所述第一字线的顶面低于所述第二字线的顶面且高于所述第二字线的底面。
31、在一些实施例中，相邻所述半导体柱对应的所述字线在所述沟道区域向所述衬底方向的投影存在交叠部分，且所述交叠部分的面积小于或等于所述字线侧面积的1/2。
32、在一些实施例中，所述半导体结构还包括：栅介质层，至少随形覆盖所述沟道区域的侧壁；
33、各所述字线位于所述栅介质层远离对应的所述半导体柱的表面。
34、本申请实施例提供的半导体结构及其制备方法至少具有如下有益效果：
35、在本申请实施例中，通过使多个隔离槽形成为每相邻的两个隔离槽具有不同宽度，形成于同一较宽隔离槽内相邻的两个字线之间的间距增加，因此降低了前述相邻两个字线之间的寄生电容。此外，相邻半导体柱对应的字线在垂直衬底的方向上错位设置，减少了位于不同半导体柱旁侧且相邻的两个字线之间的耦合面积，因此本申请实施例还可以降低位于不同半导体柱旁侧且相邻的两个字线之间的寄生电容。本申请实施例降低了多个相邻两个字线之间的寄生电容，有利于减少漏电的产生，提升半导体结构的性能。
本文档来自技高网...【技术保护点】
1.一种半导体结构的制备方法，其特征在于，包括：
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述衬底一侧形成有多个半导体柱，多个所述半导体柱沿所述第一方向排列呈行且沿第二方向排列呈列，所述第一方向与所述第二方向平行于所述衬底并相交；在所述第一方向上相邻两列所述半导体柱之间形成有沿所述第二方向延伸的隔离槽，且在所述第一方向上每相邻的两个所述隔离槽的宽度不同，包括：
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，多个所述半导体柱包括沿所述第一方向交替排布的第一半导体柱和第二半导体柱；
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述基于所述侧墙掩膜层去除部分形成于所述半导体柱在所述第一方向的所述侧壁上的所述第一栅介质材料层，以暴露出所述半导体柱的沟道区域，包括：
5.一种半导体结构，其特征在于，包括：
6.根据权利要求5所述的半导体结构，其特征在于，多个所述隔离槽包括交替设置的第一隔离槽和第二隔离槽；
7.根据权利要求6所述的半导体结构，其特征在于，第一隔离槽的宽度与所述
8.根据权利要求6所述的半导体结构，其特征在于，所述半导体柱包括沟道区域以及沿所述延伸方向分别设置于所述沟道区域上下两端的第一掺杂区域和第二掺杂区域；多个所述半导体柱包括沿所述第一方向交替排布的第一半导体柱和第二半导体柱；
9.根据权利要求8所述的半导体结构，其特征在于，相邻所述半导体柱对应的所述字线在所述沟道区域向所述衬底方向的投影存在交叠部分，且所述交叠部分的面积小于或等于所述字线侧面积的1/2。
10.根据权利要求8所述的半导体结构，其特征在于，还包括：栅介质层，至少随形覆盖所述沟道区域的侧壁；
...【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述衬底一侧形成有多个半导体柱，多个所述半导体柱沿所述第一方向排列呈行且沿第二方向排列呈列，所述第一方向与所述第二方向平行于所述衬底并相交；在所述第一方向上相邻两列所述半导体柱之间形成有沿所述第二方向延伸的隔离槽，且在所述第一方向上每相邻的两个所述隔离槽的宽度不同，包括：
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，多个所述半导体柱包括沿所述第一方向交替排布的第一半导体柱和第二半导体柱；
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述基于所述侧墙掩膜层去除部分形成于所述半导体柱在所述第一方向的所述侧壁上的所述第一栅介质材料层，以暴露出所述半导体柱的沟道区域，包括：
5.一种半导体结构，其特征在于，包...
【专利技术属性】
技术研发人员：和娟娟，白世杰，曾凡清，盛薄辉，
申请(专利权)人：长鑫科技集团股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。