【技术实现步骤摘要】
本申请涉及具有数据总线反转的半导体分层装置。
技术介绍
1、高数据可靠性、高速存储器存取、低功耗及减小芯片尺寸是半导体存储器所要求的特征。近年来，已引入三维(3d)存储器装置。通过垂直堆叠芯片(例如裸片)且使用衬底穿孔(tsv)互连芯片来形成一些3d存储器装置。3d存储器装置的益处包含较短互连(其减少电路延迟及功耗)、层之间的大量垂直通孔(其允许不同层中的功能块之间的宽带宽总线)及相当小占用面积。因此，3d存储器装置促成较高存储器存取速度、较低功耗及芯片尺寸减小。实例性3d存储器装置包含混合存储器立方体(hmc)、高带宽存储器(hbm)及宽i/o动态随机存取存储器(dram)。
2、例如，高带宽存储器(hbm)是包含高性能dram接口芯片及垂直堆叠dram芯片的存储器类型。4个dram芯片(例如核心芯片)的典型hbm堆叠具有每芯片2个128位通道，总共8个输入/输出通道及总宽度为1024个位。hbm的接口(if)芯片给彼此独立运作的8个输入/输出通道提供接口。在hbm中，归因于作为电容器的衬底穿孔(tsv)处的电流充电及放电，经由tsv的芯片之间(例如接口芯片与核心芯片之间)的数据传输可引起高功耗。
3、3d存储器装置(例如hbm及其类似物)在写入及读取操作期间支持数据总线反转(“dbi”)以减小经由数据总线的主机控制器与芯片(例如裸片)之间的数据传输的电流。dbi算法(dbi-ac算法)用于限制跨接口的宽度的同时转变数据位的数目(例如半位或更少)。在dbi-ac算法下，如果当前数据的大多数位的逻辑电平不
4、执行dbi计算以检测当前数据的大多数位的逻辑电平是否不同于先前数据。基于基于dbi计算结果的大多数位转变及dbi运算的先前执行状态，dbi位指示是否对当前数据执行dbi。在图1a中，如果当前数据的大多数位的逻辑电平不同于先前数据且未对先前数据执行dbi，那么dbi位表示“1”，且如果当前数据的大多数位的逻辑电平相同于先前数据，那么dbi位表示“0”。如图1b中所展示，用于数据读取路径的dbi电路1执行dbi-ac算法且将经或未经dbi的当前数据及dbi位提供到数据总线上。数据总线将来自dram核心的每一数据同步传输到读取时钟信号read。响应于读取时钟信号read的每一循环，d型正反器电路11捕获数据(dq)及dbi位且提供捕获数据(dq)(作为具有1个循环延迟的先前数据)及dbi位到dbi计算器12，dbi计算器12是比较器。dbi计算器12接收来自dram核心的当前数据及先前数据，所述先前数据是来自正反器电路11的当前数据的前1个循环的数据。dbi计算器12比较先前数据与当前数据以确定数据中的大多数位的逻辑电平是否不同于先前数据(例如，如果数据总线的宽度是8个位，那么展示差异的位计数大于4个位)，且提供dbi计算结果位到逻辑and电路13。逻辑and电路13接收dbi计算结果及来自模式寄存器的dbi启用/停用位且提供dbi位到逻辑xor电路14。当dbi计算结果指示当前数据中的大多数位不同于先前数据且dbi启用/停用位指示启用dbi运算时，dbi位有效(例如“1”)。如果dbi位有效(例如“1”)，那么逻辑xor电路14执行当前数据的反转，因此dbi电路1提供经反转当前数据dq及dbi位“1”的组合或当前数据dq及dbi位“0”的组合。应该在读取时钟信号read的1个循环内执行dbi计算；然而，完成dbi计算需要相对较长时间，因为dbi计算器12由大量逻辑门组成。因此，要求读取时钟信号read的循环足够长以完成dbi计算，且因此因dbi运算而抑制数据传送速度。
技术实现思路
1、本文中揭示用于数据总线反转的设备及方法。根据本专利技术的实施例的一种实例性设备可包含数据总线反转(dbi)电路。所述dbi电路可接收包含第一输入数据、所述第一输入数据之后的第二输入数据及所述第二输入数据之后的第三输入数据的输入数据串。所述dbi电路可进一步提供包含第一输出数据、所述第一输出数据之后的第二输出数据及所述第二输出数据之后的第三输出数据的输出数据串，所述第一输出数据、所述第二输出数据及所述第三输出数据经或未经数据总线反转。所述dbi电路可包含第一电路、第二电路、第一dbi计算器电路及第二dbi计算器电路。所述第一电路可暂时锁存所述第一输入数据且可进一步锁存所述第三输入数据。所述第二电路可暂时锁存所述第二输入数据。所述第一dbi计算器电路可分别响应于所述第一电路锁存所述第一输入数据及所述第二电路锁存所述第二输入数据而对所述锁存第一输入数据及所述锁存第二输入数据执行第一dbi计算。所述第二dbi计算器电路可响应于所述第一电路锁存所述第三输入数据而对所述锁存第二数据及所述锁存第三输入数据执行第二dbi计算。
2、根据本专利技术的实施例的另一实例性设备可包含第一多个fifo电路、第二多个fifo电路及dbi计算器。所述第一多个fifo电路可接收数据的多个对应位的至少一第一部分及第一指针信号，且可进一步响应于所述第一指针信号而提供第一锁存数据的多个对应位。所述第二多个fifo电路可接收数据的所述多个对应位的至少一第二部分及第二指针信号，且可进一步响应于所述第二指针信号而提供第二锁存数据的多个对应位。所述dbi计算器可接收所述第一锁存数据的所述多个对应位及所述第二锁存数据的所述多个对应位且可进一步在dbi计算循环之后提供当前dbi计算结果信号。所述第一多个fifo电路中的每一fifo电路可包含输入电路、位反转器及耦合到所述位反转器的逻辑电路。所述输入电路可接收所述数据的对应位及所述第一指针信号，且可进一步响应于所述第一指针信号而锁存所述数据的所述对应位以提供所述第一锁存数据的对应位。所述位反转器可接收所述第一锁存数据的所述对应位及所述当前dbi计算结果信号，且可进一步响应于所述当前dbi计算结果信号而提供经或未经反转的所述第一锁存数据的所述对应位作为位反转器输出信号。所述逻辑电路可响应于延迟第一指针信号而提供所述位反转器输出信号，所述延迟第一指针信号具有参考所述第一指针信号的dbi计算循环的延迟。
3、一种数据总线反转的实例性方法包含：接收数据的多个对应位的至少一第一部分及第一指针信号，其包含接收所述数据的对应位及所述第一指针信号；响应于所述第一指针信号而提供第一锁存数据的多个对应位，其包含响应于所述第一指针信号而锁存所述数据的所述对应位以提供所述第一锁存数据的对应位；接收数据的所述多个对应位的至少一第二部分及第二指针信号；响应于所述第二指针信号而提供第二锁存数据的多个对应位；接收所述第一锁存数据的所述多个对应位及所述第二锁存数据的所述多个对应位；响应于所述第一锁存数据的所述多个对应位及所述第二锁存数据的所述多个对应位而在dbi计算循环本文档来自技高网...
【技术保护点】
1.一种设备，其包括：
2.根据权利要求1所述的设备，其中所述第一多个FIFO电路及所述第二多个FIFO电路由各自的指针信号交替激活，以分别接收数据的所述多个对应位的所述第一部分及所述第二部分。
3.根据权利要求1所述的设备，其中所述第一多个FIFO电路经配置以基于所述DBI计算结果信号来提供经反转的或未经反转的所述第一锁存数据的所述多个对应位。
4.根据权利要求1所述的设备，其进一步包括第二DBI计算器，其经配置以接收所述第一锁存数据的所述多个对应位和所述第二锁存数据的所述多个对应位，且进一步经配置以在所述DBI计算时间之后向所述第二多个FIFO电路提供第二当前DBI计算结果信号。
5.根据权利要求4所述的设备，其中所述第一多个FIFO电路和所述第二多个FIFO电路由各自的指针信号交替激活以分别接收数据的所述多个对应位的所述第一部分和所述部分，且其中所述DBI计算器和所述第二DBI计算器由各自的第一指针信号和第二指针信号交替激活，以接收所述第一锁存数据的所述多个对应位和所述第二锁存数据的所述多个对应位。
6.根据权利要
7.根据权利要求1所述的设备，其中所述第一多个FIFO电路包括多个串联耦合的正反器电路，其中所述多个串联耦合的正反器电路经交替激活以锁存数据的所述多个对应位中的位。
8.根据权利要求7所述的设备，其中所述多个串联耦合的正反器电路中的第一正反器电路和第三正反器电路被同时激活，且所述多个串联耦合的正反器电路中的第二正反器电路与所述多个串联耦合的正反器电路中的所述第一正反器电路和所述第三正反器电路交替地激活。
9.根据权利要求1所述的设备，其中所述DBI计算器包括第一多个正反器电路和第二多个正反器电路，其中响应于指针信号，所述第一多个正反器电路和第二多个正反器电路经交替激活以锁存信号。
10.根据权利要求1所述的设备，其进一步包括多个正反器电路，其经配置以接收第二锁存数据的所述多个对应位，且经配置以在所述DBI计算器接收所述第一锁存数据的所述多个对应位的同时，向所述DBI计算器提供所述第二锁存数据的所述多个对应位。
11.一种设备，其包括：
12.根据权利要求11所述的设备，其中所述第一多个FIFO电路中的每一个包括：
13.根据权利要求11所述的设备，其进一步包括第二DBI计算器，其经配置以基于由所述第一多个FIFO电路提供的锁存数据的所述第二多个位和锁存数据的所述第三多个位，在所述DBI计算时间之后计算第二当前DBI计算结果信号，其中所述DBI计算器和所述第二DBI计算器经配置以交替提供所述当前DBI计算结果信号和所述第二当前DBI计算结果信号。
14.根据权利要求11所述的设备，其进一步包括多个输出电路，其经配置以接收锁存数据所述第一多个位和锁存数据的所述第二多个位，且进一步经配置以提供数据输出信号。
15.根据权利要求11所述的设备，其中所述DBI计算器包括：
16.一种方法，其包括：
17.根据权利要求16所述的方法，其进一步包括：
18.根据权利要求16所述的方法，其中通过多个串联耦合的正反器电路锁存锁存数据的所述第一个多个位，将锁存数据的第一多个位保持了所述DBI计算时间。
19.根据权利要求18所述的方法，其中通过多个串联耦合的正反器电路锁存锁存数据的所述第一多个位包括交替锁存所述多个串联耦合的正反器电路中的第一和第三正反器电路处的数据位并锁存所述多个串联耦合的正反器电路中的第二正反器电路处的数据位，其中所述多个串联耦合的正反器电路中的所述第二正反器电路耦合在所述多个串联耦合的正反器电路中的所述第一和第三正反器电路之间。
20.根据权利要求16所述的方法，其中分别响应于第一和第二指针信号，交替接收数据中的所述第一多个位和数据中的所述第二多个位以及交替提供锁存数据中的所述第一多个位和锁存数据中的所述第二多个位。
...【技术特征摘要】
1.一种设备，其包括：
2.根据权利要求1所述的设备，其中所述第一多个fifo电路及所述第二多个fifo电路由各自的指针信号交替激活，以分别接收数据的所述多个对应位的所述第一部分及所述第二部分。
3.根据权利要求1所述的设备，其中所述第一多个fifo电路经配置以基于所述dbi计算结果信号来提供经反转的或未经反转的所述第一锁存数据的所述多个对应位。
4.根据权利要求1所述的设备，其进一步包括第二dbi计算器，其经配置以接收所述第一锁存数据的所述多个对应位和所述第二锁存数据的所述多个对应位，且进一步经配置以在所述dbi计算时间之后向所述第二多个fifo电路提供第二当前dbi计算结果信号。
5.根据权利要求4所述的设备，其中所述第一多个fifo电路和所述第二多个fifo电路由各自的指针信号交替激活以分别接收数据的所述多个对应位的所述第一部分和所述部分，且其中所述dbi计算器和所述第二dbi计算器由各自的第一指针信号和第二指针信号交替激活，以接收所述第一锁存数据的所述多个对应位和所述第二锁存数据的所述多个对应位。
6.根据权利要求1所述的设备，其中所述dbi计算器经配置以在所述第一多个fifo电路提供第一锁存数据的所述多个对应位之前，将所述当前dbi计算结果信号提供给所述第一多个fifo电路。
7.根据权利要求1所述的设备，其中所述第一多个fifo电路包括多个串联耦合的正反器电路，其中所述多个串联耦合的正反器电路经交替激活以锁存数据的所述多个对应位中的位。
8.根据权利要求7所述的设备，其中所述多个串联耦合的正反器电路中的第一正反器电路和第三正反器电路被同时激活，且所述多个串联耦合的正反器电路中的第二正反器电路与所述多个串联耦合的正反器电路中的所述第一正反器电路和所述第三正反器电路交替地激活。
9.根据权利要求1所述的设备，其中所述dbi计算器包括第一多个正反器电路和第二多个正反器电路，其中响应于指针信号，所述第一多个正反器电路和第二多个正反器电路经交替激活以锁存信号。
<...
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。