【技术实现步骤摘要】
本专利技术涉及集成电路，特别是涉及一种时钟吞脉冲电路及电子设备。
技术介绍
1、在通信、雷达、数据传输等应用领域都需要满足时钟同步的需求。随着人们对信息的需求量越来越高，要求数字处理电路的频率升高，需要同步的信号的频率也越来越高，这使得同步电路的设计难度越来越大。
2、为了实现多芯片之间的时钟同步，可以采用复位和吞脉冲这两种技术方案。但是，随着时钟频率越来越高，采用异步复位的方式实现时钟同步所需要的时序限制越来越苛刻，设计带有高速异步复位功能的时钟电路需要付出较大电路功耗和芯片面积的代价，在特定工艺条件下甚至根本无法满足设计时序要求；同时，吞脉冲方式并不适用于高频时钟信号的同步，吞脉冲即通过吞咽脉冲信号控制开关吞咽输入时钟信号的一个时钟周期，当吞咽脉冲信号的频率较高时，产生的吞咽脉冲信号的脉宽越来越小，且输入时钟信号和吞咽脉冲信号的时序约束越来越难，导致开关输出的输出时钟信号容易产生毛刺。
3、因此，目前亟需一种能降低输出时钟信号毛刺的高速时钟吞脉冲技术方案。
技术实现思路
1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种高速时钟吞脉冲技术方案，使得控制时钟频率较高时仍能输出无毛刺的时钟信号，并降低高速时钟吞脉冲电路的设计难度。
2、为实现上述目的及其他相关目的，本专利技术提供的技术方案如下。
3、一种时钟吞脉冲电路，包括：
4、吞脉冲控制信号产生模块，接吞脉冲信号、第一时钟信号、第二时钟信号及第三时钟信号，根
5、吞脉冲模块，接输入时钟信号、所述第一吞脉冲控制信号及所述第二吞脉冲控制信号，根据所述输入时钟信号产生所述第一时钟信号、所述第二时钟信号及所述第三时钟信号，在所述第一吞脉冲控制信号及所述第二吞脉冲控制信号的控制下，对所述输入时钟信号进行两级反相处理，得到输出时钟信号，并在两级反相处理之间加入选择性上拉处理，以吞掉所述输出时钟信号的部分脉冲。
6、可选地，所述吞脉冲控制信号产生模块包括：
7、触发同步单元，对所述吞脉冲信号进行触发，得到翻转脉冲信号，并利用所述第一时钟信号对所述翻转脉冲信号进行同步处理，得到相位相反的第一翻转脉冲信号和第二翻转脉冲信号；
8、锁存触发单元，根据所述第一时钟信号对所述第一翻转脉冲信号和所述第二翻转脉冲信号进行锁存触发处理，得到第一同步脉冲信号和第二同步脉冲信号；
9、同步输出单元，利用所述第二时钟信号和所述第三时钟信号对所述第一同步脉冲信号及所述第二同步脉冲信号进行同步缓冲输出处理，得到所述第一吞脉冲控制信号和所述第二吞脉冲控制信号；
10、其中，所述第二时钟信号和所述第三时钟信号相同。
11、可选地，所述触发同步单元包括第一d触发器、第二d触发器及第三d触发器，所述第一d触发器的时钟输入端接所述吞脉冲信号，所述第一d触发器的数据输入端接所述第一d触发器的数据输出负端，所述第一d触发器的数据输出负端输出所述翻转脉冲信号，所述第一d触发器的数据输出负端接所述第二d触发器的数据输入端，所述第二d触发器的时钟输入端接所述第一时钟信号，所述第二d触发器的数据输出正端接所述第三d触发器的数据输入端，所述第三d触发器的时钟输入端接所述第一时钟信号，所述第三d触发器的数据输出正端输出所述第一翻转脉冲信号，所述第三d触发器的数据输出负端输出所述第二翻转脉冲信号。
12、可选地，所述锁存触发单元包括第一或非门、第二或非门、第四d触发器及第五d触发器，所述第一或非门的第一输入端接所述第一翻转脉冲信号，所述第一或非门的输出端接所述第四d触发器的数据输入端，所述第四d触发器的时钟输入端接所述第一时钟信号，所述第四d触发器的数据输出正端输出所述第一同步脉冲信号，所述第二或非门的第一输入端接所述第四d触发器的数据输出正端，所述第二或非门的第二输入端接所述第二翻转脉冲信号，所述第二或非门的输出端接所述第五d触发器的数据输入端，所述第五d触发器的时钟输入端接所述第一时钟信号，所述第五d触发器的数据输出正端输出所述第二同步脉冲信号，所述第五d触发器的数据输出正端还接所述第一或非门的第二输入端。
13、可选地，所述同步输出单元包括第六d触发器、第七d触发器、第一缓冲器及第二缓冲器，所述第六d触发器的数据输入端接所述第一同步脉冲信号，所述第六d触发器的时钟输入端接所述第二时钟信号，所述第六d触发器的数据输出正端接所述第一缓冲器的输入端，所述第一缓冲器的输出端输出所述第一吞脉冲控制信号，所述第七d触发器的数据输入端接所述第二同步脉冲信号，所述第七d触发器的时钟输入端接所述第三时钟信号，所述第七d触发器的数据输出正端接所述第二缓冲器的输入端，所述第二缓冲器的输出端输出所述第二吞脉冲控制信号。
14、可选地，所述吞脉冲模块包括：
15、时钟信号处理单元，对所述输入时钟信号进行缓冲处理，得到所述第一时钟信号及第一同步时钟信号，并对所述第一时钟信号进行反相处理，得到所述第二时钟信号及所述第三时钟信号；
16、反相单元，在所述第一吞脉冲控制信号及所述第二吞脉冲控制信号的控制下，对所述第一同步时钟信号进行反相处理，得到第二同步时钟信号；
17、上拉单元，在所述第一吞脉冲控制信号及所述第二吞脉冲控制信号的控制下，对所述第二同步时钟信号进行选择性上拉处理；
18、缓冲反相单元，对所述第二同步时钟信号进行缓冲处理及反相处理，得到所述输出时钟信号。
19、可选地，所述时钟信号处理单元包括第三缓冲器、第四缓冲器、第一反相器及第二反相器，所述第三缓冲器的输入端接所述输入时钟信号，所述第三缓冲器的输出端输出所述第一时钟信号，所述第三缓冲器的输出端接所述第四缓冲器的输入端，所述第四缓冲器的输出端输出所述第一同步时钟信号，所述第一反相器的输入端接所述第三缓冲器的输出端，所述第一反相器的输出端输出所述第二时钟信号，所述第二反相器的输入端接所述第三缓冲器的输出端，所述第二反相器的输出端输出所述第三时钟信号。
20、可选地，所述反相单元包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第一nmos管、第二nmos管、第三nmos管及第四nmos管，所述第一pmos管的源极接电源电压，所述第一pmos管的栅极接所述第二吞脉冲控制信号，所述第一pmos管的漏极接所述第二pmos管的源极，所述第二pmos管的栅极接所述第一同步时钟信号，所述第二pmos管的漏极接所述第一nmos管的漏极，所述第一nmos管的栅极接所述第二pmos管的栅极，所述第一nmos管的源极接所述第二nmos管的漏极，所述第二nmos管的栅极接所述第一吞脉冲控制信号，所述第二nmos管的源极接地，所述第三pmos管的源极接所述电源电压，所述第三pmos管的栅极接所述第一吞脉冲控制信号，所本文档来自技高网...
【技术保护点】
1.一种时钟吞脉冲电路，其特征在于，包括：
2.根据权利要求1所述的时钟吞脉冲电路，其特征在于，所述吞脉冲控制信号产生模块包括：
3.根据权利要求2所述的时钟吞脉冲电路，其特征在于，所述触发同步单元包括第一D触发器、第二D触发器及第三D触发器，所述第一D触发器的时钟输入端接所述吞脉冲信号，所述第一D触发器的数据输入端接所述第一D触发器的数据输出负端，所述第一D触发器的数据输出负端输出所述翻转脉冲信号，所述第一D触发器的数据输出负端接所述第二D触发器的数据输入端，所述第二D触发器的时钟输入端接所述第一时钟信号，所述第二D触发器的数据输出正端接所述第三D触发器的数据输入端，所述第三D触发器的时钟输入端接所述第一时钟信号，所述第三D触发器的数据输出正端输出所述第一翻转脉冲信号，所述第三D触发器的数据输出负端输出所述第二翻转脉冲信号。
4.根据权利要求2所述的时钟吞脉冲电路，其特征在于，所述锁存触发单元包括第一或非门、第二或非门、第四D触发器及第五D触发器，所述第一或非门的第一输入端接所述第一翻转脉冲信号，所述第一或非门的输出端接所述第四D触发器的数据
5.根据权利要求2所述的时钟吞脉冲电路，其特征在于，所述同步输出单元包括第六D触发器、第七D触发器、第一缓冲器及第二缓冲器，所述第六D触发器的数据输入端接所述第一同步脉冲信号，所述第六D触发器的时钟输入端接所述第二时钟信号，所述第六D触发器的数据输出正端接所述第一缓冲器的输入端，所述第一缓冲器的输出端输出所述第一吞脉冲控制信号，所述第七D触发器的数据输入端接所述第二同步脉冲信号，所述第七D触发器的时钟输入端接所述第三时钟信号，所述第七D触发器的数据输出正端接所述第二缓冲器的输入端，所述第二缓冲器的输出端输出所述第二吞脉冲控制信号。
6.根据权利要求1所述的时钟吞脉冲电路，其特征在于，所述吞脉冲模块包括：
7.根据权利要求6所述的时钟吞脉冲电路，其特征在于，所述时钟信号处理单元包括第三缓冲器、第四缓冲器、第一反相器及第二反相器，所述第三缓冲器的输入端接所述输入时钟信号，所述第三缓冲器的输出端输出所述第一时钟信号，所述第三缓冲器的输出端接所述第四缓冲器的输入端，所述第四缓冲器的输出端输出所述第一同步时钟信号，所述第一反相器的输入端接所述第三缓冲器的输出端，所述第一反相器的输出端输出所述第二时钟信号，所述第二反相器的输入端接所述第三缓冲器的输出端，所述第二反相器的输出端输出所述第三时钟信号。
8.根据权利要求6所述的时钟吞脉冲电路，其特征在于，所述反相单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管及第四NMOS管，所述第一PMOS管的源极接电源电压，所述第一PMOS管的栅极接所述第二吞脉冲控制信号，所述第一PMOS管的漏极接所述第二PMOS管的源极，所述第二PMOS管的栅极接所述第一同步时钟信号，所述第二PMOS管的漏极接所述第一NMOS管的漏极，所述第一NMOS管的栅极接所述第二PMOS管的栅极，所述第一NMOS管的源极接所述第二NMOS管的漏极，所述第二NMOS管的栅极接所述第一吞脉冲控制信号，所述第二NMOS管的源极接地，所述第三PMOS管的源极接所述电源电压，所述第三PMOS管的栅极接所述第一吞脉冲控制信号，所述第三PMOS管的漏极接所述第四PMOS管的源极，所述第四PMOS管的栅极接所述第一同步时钟信号，所述第四PMOS管的漏极接所述第三NMOS管的漏极，所述第三NMOS管的栅极接所述第四PMOS管的栅极，所述第三NMOS管的源极接所述第四NMOS管的漏极，所述第四NMOS管的栅极接所述第二吞脉冲控制信号，所述第四NMOS管的源极接地，所述第四PMOS管的漏极还接所述第二PMOS管的漏极，所述第四PMOS管的漏极输出所述第二同步时钟信号。
9.根据权利要求6所述的时钟吞脉冲电路，其特征在于，所述上拉单元包括第五PMOS管及第六PMOS管，所述第五PMOS管的源极接电源电压，所述第五PMOS管的栅极接所述第二吞脉冲控制信号，所述第五PMOS管的漏极接所述第六PMOS管的源极，所述...
【技术特征摘要】
1.一种时钟吞脉冲电路，其特征在于，包括：
2.根据权利要求1所述的时钟吞脉冲电路，其特征在于，所述吞脉冲控制信号产生模块包括：
3.根据权利要求2所述的时钟吞脉冲电路，其特征在于，所述触发同步单元包括第一d触发器、第二d触发器及第三d触发器，所述第一d触发器的时钟输入端接所述吞脉冲信号，所述第一d触发器的数据输入端接所述第一d触发器的数据输出负端，所述第一d触发器的数据输出负端输出所述翻转脉冲信号，所述第一d触发器的数据输出负端接所述第二d触发器的数据输入端，所述第二d触发器的时钟输入端接所述第一时钟信号，所述第二d触发器的数据输出正端接所述第三d触发器的数据输入端，所述第三d触发器的时钟输入端接所述第一时钟信号，所述第三d触发器的数据输出正端输出所述第一翻转脉冲信号，所述第三d触发器的数据输出负端输出所述第二翻转脉冲信号。
4.根据权利要求2所述的时钟吞脉冲电路，其特征在于，所述锁存触发单元包括第一或非门、第二或非门、第四d触发器及第五d触发器，所述第一或非门的第一输入端接所述第一翻转脉冲信号，所述第一或非门的输出端接所述第四d触发器的数据输入端，所述第四d触发器的时钟输入端接所述第一时钟信号，所述第四d触发器的数据输出正端输出所述第一同步脉冲信号，所述第二或非门的第一输入端接所述第四d触发器的数据输出正端，所述第二或非门的第二输入端接所述第二翻转脉冲信号，所述第二或非门的输出端接所述第五d触发器的数据输入端，所述第五d触发器的时钟输入端接所述第一时钟信号，所述第五d触发器的数据输出正端输出所述第二同步脉冲信号，所述第五d触发器的数据输出正端还接所述第一或非门的第二输入端。
5.根据权利要求2所述的时钟吞脉冲电路，其特征在于，所述同步输出单元包括第六d触发器、第七d触发器、第一缓冲器及第二缓冲器，所述第六d触发器的数据输入端接所述第一同步脉冲信号，所述第六d触发器的时钟输入端接所述第二时钟信号，所述第六d触发器的数据输出正端接所述第一缓冲器的输入端，所述第一缓冲器的输出端输出所述第一吞脉冲控制信号，所述第七d触发器的数据输入端接所述第二同步脉冲信号，所述第七d触发器的时钟输入端接所述第三时钟信号，所述第七d触发器的数据输出正端接所述第二缓冲器的输入端，所述第二缓冲器的输出端输出所述第二吞脉冲控制信号。
6.根据权利要求1所述的时钟吞脉冲电路，其特征在于，所述吞脉冲模块包括：
7.根据权利要求6所述的时钟吞脉冲电路，其特征在于，所述时钟信号处理单元包括第三缓冲器、第四缓冲器、第一反相器及第二反相器，所述第三缓冲器的输入端接所述输入时钟...
【专利技术属性】
技术研发人员：李超，李雪冰，刘军，马乾，付东兵，王健安，陈光炳，朱璨，杨卫东，黄琳清，
申请(专利权)人：重庆吉芯科技有限公司，
类型：发明
国别省市：
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