【技术实现步骤摘要】
本公开实施例涉及但不限于半导体技术，尤指一种3d堆叠的半导体器件、阵列及其制造方法、电子设备。
技术介绍
1、随着动态随机存取存储器(dynamic random acess memory，dram)技术步入10纳米(nm)节点，平面的1t1c结构已经趋于极限，在获取更高电容，更低漏电，更高集成度方面，目前的2d器件发展受到了限制。如今半导体器件或芯片的3d堆叠结构和新材料引入是解决现有dram低漏电，高开关比，高集成度的一种途径。对于dram而言通过将存储阵列晶体管布置在3维而不是2维的情况下，集成电路(integrated circuit，ic)中的晶体管可彼此靠近放置，且可实现多层堆栈，节省平面内的面积。同时也可减小连线长度来降低信号延迟等。
2、随着dram存储器逐渐向3d结构发展，随着堆叠层数的逐渐增多，有必要提供便于堆叠的3d结构。
技术实现思路
1、以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
2、本公开实施例提供了一种3d堆叠的半导体器件、阵列及其制造方法、电子设备，简化工艺，提高集成度。
3、本公开实施例提供了一种3d堆叠的半导体器件，包括：
4、多个晶体管，分布于不同层沿垂直于衬底方向堆叠；
5、位线，贯穿所述不同层的所述晶体管；
6、所述晶体管包括第一电极，第二电极，沿平行于衬底方向延伸的栅电极，部分环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半
7、在一些实施例中，所述栅极绝缘层还设置在所述栅电极的侧壁和所述位线的侧壁之间。
8、在一些实施例中，沿所述半导体层的环绕方向，所述半导体层包括第一端部、第二端部和连接所述第一端部和第二端部的侧壁，所述第一端部和第二端部与所述位线接触。
9、在一些实施例中，从所述第一端部至所述第二端部，所述半导体层的侧壁包括依次分布的第一子侧壁、第二子侧壁和第三子侧壁，所述第一电极与所述第二子侧壁接触。
10、在一些实施例中，所述第一子侧壁和所述第三子侧壁相向设置。
11、在一些实施例中，不同层的晶体管的所述半导体层之间断开。
12、在一些实施例中，不同层的晶体管的所述栅极绝缘层之间断开。
13、本公开实施例提供一种3d堆叠的半导体器件阵列，包括：多个上述的3d堆叠的半导体器件，沿平行于所述衬底方向延伸的字线，其中，所述多个3d堆叠的半导体器件沿平行于所述衬底的方向分布，所述多个3d堆叠的半导体器件同层的晶体管的栅电极为所述字线的一部分。
14、在一些实施例中，所述多个3d堆叠的半导体器件同层的晶体管的半导体层连接为一体式结构。
15、在一些实施例中，所述多个3d堆叠的半导体器件同层的晶体管的栅极绝缘层连接为一体式结构。
16、在一些实施例中，所述3d堆叠的半导体器件阵列还包括：与所述位线对应的设置在靠近所述衬底一侧的位线选通晶体管，以及，设置在所述位线选通晶体管靠近所述衬底一侧的公共位线，所述位线选通晶体管分别连接对应的所述位线和所述公共位线，所述位线选通晶体管被配置为在开启时将所述公共位线的信号加载到对应的所述位线。
17、本公开实施例提供一种电子设备，包括上述任一所述的3d堆叠的半导体器件，或者，上述任一所述的3d堆叠的半导体器件阵列。
18、本公开实施例提供一种3d堆叠的半导体器件的制造方法，所述3d堆叠的半导体器件包括多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管；所述3d堆叠的半导体器件的制造方法包括：
19、提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括预设电极图形；
20、构图形成从所述堆叠结构的顶部贯穿全部导电层的沟槽，所述沟槽对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径，所述沟槽的侧壁露出所述导电层和所述第一绝缘层，所述沟槽使得所述预设电极图形形成所述晶体管的第一电极；所述第一区域包括与所述第二区域在所述衬底的正投影重叠的第二子区域和设置在所述第二子区域朝向所述第一电极一侧的第一子区域；
21、在所述沟槽的侧壁依次沉积半导体薄膜、栅绝缘薄膜和栅电极薄膜，刻蚀去除位于所述第二区域和第二子区域的半导体薄膜、栅绝缘薄膜和栅电极薄膜，以及，朝远离所述第二子区域的方向刻蚀所述栅电极薄膜预设厚度，且在所述第一子区域中所述栅电极薄膜被刻蚀的区域填充栅绝缘薄膜，以分别形成所述晶体管的半导体层、栅极绝缘层和栅电极；
22、在所述第二区域形成从所述堆叠结构的顶部贯穿全部导电层的通孔，所述通孔露出所述半导体层和所述栅极绝缘层，在所述通孔内沉积填充所述通孔的导电薄膜形成所述位线。
23、本公开实施例提供一种3d堆叠的半导体器件阵列的制造方法，所述3d堆叠的半导体器件阵列包括多个3d堆叠的半导体器件，所述3d堆叠的半导体器件包括多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管，所述3d堆叠的半导体器件阵列的制造方法包括：
24、提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括多个预设电极图形；
25、构图形成从所述堆叠结构的顶部贯穿全部导电层的沟槽，所述沟槽对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径，所述沟槽的侧壁露出每个所述预设电极图形和所述第一绝缘层，所述沟槽使得所述多个预设电极图形分别形成所述多个3d堆叠的半导体器件同层的晶体管的第一电极；所述第一区域包括与所述第二区域在所述衬底的正投影重叠的第二子区域和设置在所述第二子区域朝向所述第一电极一侧的第一子区域；
26、在所述沟槽的侧壁依次沉积半导体薄膜、栅绝缘薄膜和栅电极薄膜，刻蚀去除位于所述第二区域和所述第二子区域的半导体薄膜、栅绝缘薄膜和栅电极薄膜，以及，朝远离所述第二子区域的方向刻蚀所述栅电极薄膜预设厚度，且在所述第一子区域中所述栅电极薄膜被刻蚀的区域填充栅绝缘薄膜，以分别形成所述多个3d堆叠的半导体器件同层的晶体管的半导体层、栅极绝缘层和字线；
27、在所述第二区域形成从所述堆叠结构的顶部贯穿全部导电层的多个间隔设置的通孔，所述通孔露出所述半导体层和所述栅极绝缘层，在所述通孔内沉积填充所述通孔的导电薄膜形成所述位线。
28、本公开实施例包括一种3d堆叠的半导体器件、阵列及其制造方法、电子设备，所述3d堆叠的半导体器件包括：多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管；所述晶体管包括第一电极，第二电极，沿平行于衬底方向延伸的栅本文档来自技高网...
【技术保护点】
1.一种3D堆叠的半导体器件，其特征在于，包括：
2.根据权利要求1所述的3D堆叠的半导体器件，其特征在于，所述栅极绝缘层还设置在所述栅电极的侧壁和所述位线的侧壁之间。
3.根据权利要求1所述的3D堆叠的半导体器件，其特征在于，沿所述半导体层的环绕方向，所述半导体层包括第一端部、第二端部和连接所述第一端部和第二端部的侧壁，所述第一端部和第二端部与所述位线接触。
4.根据权利要求3所述的3D堆叠的半导体器件，其特征在于，从所述第一端部至所述第二端部，所述半导体层的侧壁包括依次分布的第一子侧壁、第二子侧壁和第三子侧壁，所述第一电极与所述第二子侧壁接触。
5.根据权利要求4所述的3D堆叠的半导体器件，其特征在于，所述第一子侧壁和所述第三子侧壁相向设置。
6.根据权利要求1至5任一所述的3D堆叠的半导体器件，其特征在于，不同层的晶体管的所述半导体层之间断开。
7.根据权利要求1至5任一所述的3D堆叠的半导体器件，其特征在于，不同层的晶体管的所述栅极绝缘层之间断开。
8.一种3D堆叠的半导体器件阵列，其特征
9.根据权利要求8所述的3D堆叠的半导体器件阵列，其特征在于，所述多个3D堆叠的半导体器件同层的晶体管的半导体层连接为一体式结构。
10.根据权利要求8或9所述的3D堆叠的半导体器件阵列，其特征在于，所述多个3D堆叠的半导体器件同层的晶体管的栅极绝缘层连接为一体式结构。
11.根据权利要求8或9所述的3D堆叠的半导体器件阵列，其特征在于，所述3D堆叠的半导体器件阵列还包括：与所述位线对应的设置在靠近所述衬底一侧的位线选通晶体管，以及，设置在所述位线选通晶体管靠近所述衬底一侧的公共位线，所述位线选通晶体管分别连接对应的所述位线和所述公共位线，所述位线选通晶体管被配置为在开启时将所述公共位线的信号加载到对应的所述位线。
12.一种电子设备，其特征在于，包括如权利要求1至7任一所述的3D堆叠的半导体器件，或者，如权利要求8至11任一所述的3D堆叠的半导体器件阵列。
13.一种3D堆叠的半导体器件的制造方法，其特征在于，所述3D堆叠的半导体器件包括多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管；所述3D堆叠的半导体器件的制造方法包括：
14.一种3D堆叠的半导体器件阵列的制造方法，其特征在于，所述3D堆叠的半导体器件阵列包括多个3D堆叠的半导体器件，所述3D堆叠的半导体器件包括多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管，所述3D堆叠的半导体器件阵列的制造方法包括：
...【技术特征摘要】
1.一种3d堆叠的半导体器件，其特征在于，包括：
2.根据权利要求1所述的3d堆叠的半导体器件，其特征在于，所述栅极绝缘层还设置在所述栅电极的侧壁和所述位线的侧壁之间。
3.根据权利要求1所述的3d堆叠的半导体器件，其特征在于，沿所述半导体层的环绕方向，所述半导体层包括第一端部、第二端部和连接所述第一端部和第二端部的侧壁，所述第一端部和第二端部与所述位线接触。
4.根据权利要求3所述的3d堆叠的半导体器件，其特征在于，从所述第一端部至所述第二端部，所述半导体层的侧壁包括依次分布的第一子侧壁、第二子侧壁和第三子侧壁，所述第一电极与所述第二子侧壁接触。
5.根据权利要求4所述的3d堆叠的半导体器件，其特征在于，所述第一子侧壁和所述第三子侧壁相向设置。
6.根据权利要求1至5任一所述的3d堆叠的半导体器件，其特征在于，不同层的晶体管的所述半导体层之间断开。
7.根据权利要求1至5任一所述的3d堆叠的半导体器件，其特征在于，不同层的晶体管的所述栅极绝缘层之间断开。
8.一种3d堆叠的半导体器件阵列，其特征在于，包括：多个如权利要求1至7任一所述的3d堆叠的半导体器件，沿平行于所述衬底方向延伸的字线，其中，所述多个3d堆叠的半导体器件沿平行于所述衬底的方向分布，所述多个3d堆叠的半导体器件同层的晶体管的栅电极为所述字线的一部分。
9.根据权利要求8所述的3d堆叠的...
【专利技术属性】
技术研发人员：桂文华，戴瑾，王桂磊，王祥升，艾学正，毛淑娟，于伟，
申请(专利权)人：北京超弦存储器研究院，
类型：发明
国别省市：
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