【技术实现步骤摘要】
本申请实施例涉及电路，特别涉及一种3d与非门电路、工艺制作方法及电子设备。
技术介绍
1、cmos(complementary metal oxide semiconductor，互补金属氧化物半导体)与非门电路广泛应用在电子、物联网、通讯等领域，是半导体产业较为重要的逻辑电路。与非门中包括多个mos晶体管，mos晶体管由源极漏极栅极以及沟道组成。
2、相关技术中，在优化与非门电路的工艺设计时，通常要求缩减栅极长度以减小电路体积。然而，当前尚未提出合理的方式，能够有效实现栅极长度的缩减。
技术实现思路
1、本申请实施例提供了一种3d与非门电路、工艺制作方法及电子设备，能够增加器件密度，简化工艺流程。所述技术方案如下：
2、一方面，提供了一种3d与非门电路，其特征在于，所述与非门电路包括：
3、位于衬底上的第一nmos晶体管、第二nmos晶体管、第一pmos晶体管、第二pmos晶体管；所述第一nmos晶体管和第二nmos晶体管串联连接，所述第一pmos晶体管和第二pmos晶体管并联连接且分别与所述第一nmos晶体管和所述第二nmos晶体管串联连接；
4、所述第一nmos晶体管、所述第二nmos晶体管、所述第一pmos晶体管、所述第二pmos晶体管中其中两个晶体管在垂直衬底的方向上采用共栅极的方式堆叠，另外两个晶体管在垂直衬底的方向上采用共栅极的方式堆叠，且两个垂直堆叠结构分布在衬底上。
5、另一方面，提供了一种3d与非门电路
6、两个栅极分别贯穿堆叠的所述n型器件层和所述p型器件层，形成串联的两个nmos晶体管，以及并联的两个pmos晶体管；且并联的两个pmos晶体管分别与串联的两个nmos晶体管串联连接；
7、所述栅极和所述n型器件层之间，以及所述栅极和所述p型器件层之间通过所述栅介电层进行隔离。
8、另一方面，提供了一种半导体器件的工艺制作方法，所述方法包括：
9、在衬底上沿垂直方向依次堆叠n型器件层和p型器件层，其中，所述n型器件层中包括依次叠层的第一掺杂n型硅材料、p型硅材料和第二掺杂n型硅材料，所述p型器件层中包括依次叠层的第一掺杂p型硅材料、n型硅材料和第二掺杂p型硅材料；
10、在所述第二掺杂p型硅材料的第一位置和第二位置沿垂直方向刻蚀，形成贯穿所述n型器件层和所述p型器件层的两个通孔；
11、在所述两个通孔的侧壁上沉积栅介电层材料，并在所述两个通孔中填充栅极材料，形成串联的两个nmos晶体管和并联的两个pmos晶体管，且并联的两个pmos晶体管分别与串联的两个nmos晶体管串联连接。
12、另一方面，提供了一种电子设备，该电子设备中包括逻辑器件，逻辑器件中包括如上述各个方面所提供的3d与非门电路。
13、本申请实施例提供的技术方案带来的有益效果至少包括:
14、通过堆叠的形式对四个晶体管进行设置，将其中两个晶体管在垂直衬底的方向上堆叠，另外两个晶体管也在垂直衬底的方向上堆叠，以堆叠的形式缩短了整个与非门电路在衬底上的排布面积占用，且堆叠的形式有效增加了器件密度，且与非门电路的工艺较为简便。
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1.一种3D与非门电路，其特征在于，所述与非门电路包括：
2.根据权利要求1所述的与非门电路，其特征在于，
3.根据权利要求1或2所述的与非门电路，其特征在于，
4.根据权利要求3所述的与非门电路，其特征在于，所述轻掺杂半导体层为轻掺杂硅层，所述重掺杂电极为硅重掺杂电极。
5.根据权利要求4所述的与非门电路，其特征在于，每个所述晶体管包括一个垂直衬底(100)方向延伸的栅极，所述栅极具有侧壁，所述源极、所述沟道层、所述漏极分别环绕所述栅极的侧壁并与所述栅极通过栅极绝缘层相绝缘。
6.根据权利要求5所述的与非门电路，其特征在于，所述第一NMOS晶体管(1)和所述第一PMOS晶体管(3)采用共栅极连接，且所述第一NMOS晶体管(1)和所述第一PMOS晶体管(3)的栅极构成一个垂直衬底(100)的柱状结构，所述第一NMOS晶体管(1)和所述第一PMOS晶体管(3)的源极、漏极和沟道层环绕所述柱状结构的侧壁的不同区域；
7.根据权利要求6所述的与非门电路，其特征在于，所述第一PMOS晶体管(3)和第二PMOS晶体管(
8.根据权利要求7所述的与非门电路，其特征在于，所述第一NMOS晶体管(1)位于所述衬底(100)和所述第一PMOS晶体管(3)之间；
9.根据权利要求7所述的与非门电路，其特征在于，
10.根据权利要求7所述的与非门电路，其特征在于，
11.根据权利要求7所述的与非门电路，其特征在于，所述与非门电路还包括两个输入端(5)和一个输出端(6)；
12.一种3D与非门电路，其特征在于，所述与非门电路包括依次堆叠的N型器件层(10)、P型器件层(20)，所述与非门电路中还包括两个栅极和栅介电层(32)；
13.根据权利要求12所述的与非门电路，其特征在于，
14.根据权利要求13所述的与非门电路，其特征在于，所述第一掺杂N型硅材料(11)、所述第二掺杂N型硅材料(13)、所述第一掺杂P型硅材料(21)和所述第二掺杂P型硅材料(23)为硅重掺杂电极；
15.根据权利要求14所述的与非门电路，其特征在于，所述轻掺杂半导体层为轻掺杂硅层。
16.一种与非门电路的工艺制作方法，其特征在于，所述方法包括：
17.根据权利要求16所述的方法，其特征在于，所述方法还包括：
18.一种电子设备，其特征在于，所述电子设备中包括逻辑器件，所述逻辑器件中包括如权利要求1至15任一所述的3D与非门电路。
19.根据权利要求18所述的电子设备，其特征在于，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或智能移动终端。
...【技术特征摘要】
1.一种3d与非门电路，其特征在于，所述与非门电路包括：
2.根据权利要求1所述的与非门电路，其特征在于，
3.根据权利要求1或2所述的与非门电路，其特征在于，
4.根据权利要求3所述的与非门电路，其特征在于，所述轻掺杂半导体层为轻掺杂硅层，所述重掺杂电极为硅重掺杂电极。
5.根据权利要求4所述的与非门电路，其特征在于，每个所述晶体管包括一个垂直衬底(100)方向延伸的栅极，所述栅极具有侧壁，所述源极、所述沟道层、所述漏极分别环绕所述栅极的侧壁并与所述栅极通过栅极绝缘层相绝缘。
6.根据权利要求5所述的与非门电路，其特征在于，所述第一nmos晶体管(1)和所述第一pmos晶体管(3)采用共栅极连接，且所述第一nmos晶体管(1)和所述第一pmos晶体管(3)的栅极构成一个垂直衬底(100)的柱状结构，所述第一nmos晶体管(1)和所述第一pmos晶体管(3)的源极、漏极和沟道层环绕所述柱状结构的侧壁的不同区域；
7.根据权利要求6所述的与非门电路，其特征在于，所述第一pmos晶体管(3)和第二pmos晶体管(4)的源极为同一电极层，漏极为同一电极层，沟道层为同一半导体层；
8.根据权利要求7所述的与非门电路，其特征在于，所述第一nmos晶体管(1)位于所述衬底(100)和所述第一pmos晶体管(3)之间；
<...【专利技术属性】
技术研发人员：于伟，戴瑾，王桂磊，王祥升，宋艳鹏，桂文华，
申请(专利权)人：北京超弦存储器研究院，
类型：发明
国别省市：
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