【技术实现步骤摘要】
本专利技术涉及一种半导体存储器结构，尤其涉及一种具有超低位线rc时间常数和超低字线rc时间常数的半导体存储器结构。
技术介绍
1、请参照图1a，图1a是说明传统动态随机存取存储器单元(dynamic random accessmemory cell)在写入操作期间的相关信号的波形的示意图，其中以一写入数据xio(例如信号“one”或高电平信号)将沿着一数据输入电路di，一全局输入/输出路径gio，一数据线传感放大器70，一数据线dl/一互补数据线dlb，以及一位线bl/一位线blb传送。另外，写入数据xio通过位线bl将被储存至存储器数组75中的一相关的储存节点。在存储器数组75中，如图1b所示，一个传感放大器80连接到位线bl，其中位线bl通过位开关bs100与数据线dl耦合。另外，传感放大器80也与位线blb相连，其中位线blb通过位开关bs100与数据线dlb相连。多个动态随机存取存储器单元(如256个、512个或1024个动态随机存取存储器单元)连接到一条位线bl。位线bl的第一端e1连接到多个动态随机存取存储器单元中的第一个动态随机存取存储器单元，位线bl的第二端e2连接到多个动态随机存取存储器单元的最后一个动态随机存取存储器单元。另外，传感放大器80通过一个由信号en2控制的开关与电压vccsa耦合，并通过另一个由信号en1控制的开关与电压vss(例如0v)耦合。在图1c中，以一个包括存取晶体管11和储存电容12的动态随机存取存储器单元为例，存取晶体管11的栅极被耦合到字线wl，传感放大器22通过位线bl耦合到存取晶
2、总结来说，(1)如图1a、图1b、图1c所示的动态随机存取存储器单元数组设计：包括多个动态随机存取存储器单元，其中每一动态随机存取存储器单元例如为最普遍的包含一个存取晶体管(1t)一个储存电容(1c)的1t1c单元，所述1t1c单元包含一个存取晶体管(具有临界电压vth，通常约为0.7v)和一个储存电容(具有电容值cstorage(通常为17ff的典型值))；(2)这些多个1t1c单元的存取晶体管的漏极分别连接在一个互连(interconnection)上，其中所述互连被命名为位线bl；(3)所述多个1t1c单元的存取晶体管的栅极也分别由一个互连连接，其中所述互连被命名为字线wl。位线bl连接到一个传感放大器22，其中例如传感放大器22是一个互补金属氧化物半导体(complementary metal-oxide-semiconductor,cmos)交叉耦合电路。相应地，还有另一条位线，被命名为互补位线blb，互补位线blb传送与位线bl互补的信号，且位线bl也被连接到传感放大器22。另外，还有其他电路需要连接到位线bl和互补位线blb的互连，以便在操作中执行完整的位线功能，例如用于均衡电压电平的位线均衡电路和用于控制位线与数据线之间信号的位开关电路。
3、图1d是说明所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关信号的波形的示意图。所述动态随机存取存储器单元在一个读出(read)命令的基本操作描述如下：(1)在启动阶段，位线bl和互补位线blb通常通过那些位线均衡电路均衡在电压vcc的一半(half-vcc)的电压电平(也就是信号“one”的一半的电压电平)；(2)当所述读出(read)命令开始操作时，字线wl的电压被提高到一个高电压电平，例如vpp，以完全打开存取晶体管11；(3)然后所述动态随机存取存储器单元在储存电容12中的储存电荷将通过存取晶体管11传递到位线bl以使位线bl上的电压发生变化，也就是说位线bl上的电压出现一个小的传感电压δv(约为100mv)，其中传感电压δv不是加在half-vcc的电压电平(称为初始传感信号“one”)，就是将half-vcc的电压电平减去传感电压δv(称为初始传感信号“zero”)；(4)传感电压δv可通过式(1)计算得到：
4、δv＝1/2×vcc×[cstorage/(cstorage+cbitline+csenseamp+cbitswitch+ceq)] (1)
5、(5)在大部分电荷从储存电容12转移到位线bl后，传感放大器22可以被精心设计的锁存信号(latch-signal)触发以开始将传感电压δv放大到较大的信号。
6、在现有技术中，对于动态随机存取存储器单元数组中的最先进设计而言，储存电容12的电容值cstorage约为17ff，位线bl的电容值cbitline约为27.5ff(每一条位在线的每一动态随机存取存储器单元的电容值约为0.04ff，所以连接688个动态随机存取存储器单元的位线bl的电容值cbitline即约为27.5ff)，传感放大器22的电容值csenseamp+位开关的电容值cbitswich+位线均衡电路的电容值ceq约为11ff，以及电压vcc约为1.1v，所以由式(1)所决定的传感电压δv约为168mv，其中用于可成功的传感和放大来说，168mv的传感电压δv是相当足够的。另外，从另一个角度看储存电容12的电容值cstorage或电压vcc的设计，如果传感电压δv最小要求须为100mv，则最小的电容值cstorage可以是10ff，或者电压vcc可以是0.67v。
7、典型的设计流程是选择一个动态随机存取存储器单元设计，例如动态随机存取存储器单元设计不是采用堆栈在存取晶体管上方的堆栈电容就是采用连接到晶体管的沟槽电容。然后根据已预定的工艺集成，可以很好地定义动态随机存取存储器单元的拓扑(topography)；然后每个动态随机存取存储器单元的位线电容可以通过动态随机存取存储器单元拓扑的电容来定义，且整个位线bl的电容值cbitline也可以因此而定义。在传统的动态随机存取存储器中，假设连接688个或512个动态随机存取存储器单元在一条位在线，则由数十纳米(nm)技术节点(如15～28纳米技术节点)制造的每个动态随机存取存储器单元的电容值cbl约为40×10-3ff。另外，表1是说明有关每个动态随机存取存储器单元的电容值cbl的组成成分的典型例子。所述技术节点可以是所述技术节点工艺的最小特征尺寸，也可以是晶圆代工厂在所述技术节点工艺中声称的尺寸。
8、
9、
10、表1
11、因为与位线(或字线)相关的每个动态随机存取存储器单元的位线(或字线)电容值越大，则所述位线(或所述字线)上可连接动态随机存取存储器单元的数目就越少，所以如何降低与所述位线(或所述字线)相关的总电容已成为动态随机存取存储器单元的设计者的一项重要课题。
技术实现思路
1、本专利技术的一实施例公开一种半导体存储器结构。所述半导体存储器结构包含一半导体基板、多个动态随本文档来自技高网...
【技术保护点】
1.一种半导体存储器结构，其特征在于包含：
2.如权利要求1所述的半导体存储器结构，其特征在于所述局部字线中的电压信号的上升时间或下降时间小于1纳秒。
3.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的随机行访问时间小于20纳秒。
4.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的tRCD时间小于10纳秒。
5.如请求项4所述的半导体存储器结构，其特征在于所述半导体存储器结构的tRCD时间小于5纳秒。
6.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的tRP时间小于10纳秒。
7.如请求项6所述的半导体存储器结构，其特征在于所述半导体存储器结构的tRP时间小于5纳秒。
8.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的数组写入周期时间小于3纳秒。
9.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的tREF时间大于200毫秒。
10.如请求项9所述的半导体存储器结构，
11.如权利要求1所述的半导体存储器结构，其特征在于所述位线位于所述半导体基板的顶面下方。
12.一种半导体存储器结构，包含：
13.如权利要求12所述的半导体存储器结构，其特征在于所述局部字线的RC时间常数介于1.83纳秒～0纳秒之间。
14.如权利要求12所述的半导体存储器结构，其特征在于所述局部字线中的电压信号的上升时间或下降时间小于2纳秒。
15.如权利要求12所述的半导体存储器结构，其特征在于所述位线的RC时间常数小于1纳秒。
16.如权利要求15所述的半导体存储器结构，其特征在于所述位线的RC时间常数为0.211纳秒～0纳秒。
17.如权利要求12所述的半导体存储器结构，其特征在于所述位线位于所述半导体基板的顶面下方，且所述栅极导电区的顶面低于所述半导体基板的顶面。
18.一种半导体存储器结构，包含：
19.如权利要求18所述的半导体存储器结构，其特征在于所述局部字线连接所述多个动态随机存取存储器单元中的超过2000个存取晶体管。
20.一种半导体存储器结构，包含：
21.如权利要求20所述的半导体存储器结构，其特征在于所述电压源提供0.4V～0.8V的电压给所述传感放大器。
22.如权利要求20所述的半导体存储器结构，其特征在于所述电压源提供0.38V～0.6V的电压给所述传感放大器。
23.如权利要求20所述的半导体存储器结构，其特征在于所述位线与所述多个动态随机存取存储器单元中的每一动态随机存取存储器单元垂直且水平地间隔开。
24.一种半导体存储器结构，包含：
25.如权利要求24所述的半导体存储器结构，其特征在于所述半导体存储器结构的tREF时间大于250毫秒。
26.如权利要求24所述的半导体存储器结构，其特征在于所述半导体内存结构的tREF时间小于10纳秒。
27.如权利要求6所述的半导体存储器结构，其特征在于所述半导体内存结构的tREF时间不大于2纳秒。
...【技术特征摘要】
1.一种半导体存储器结构，其特征在于包含：
2.如权利要求1所述的半导体存储器结构，其特征在于所述局部字线中的电压信号的上升时间或下降时间小于1纳秒。
3.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的随机行访问时间小于20纳秒。
4.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的trcd时间小于10纳秒。
5.如请求项4所述的半导体存储器结构，其特征在于所述半导体存储器结构的trcd时间小于5纳秒。
6.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的trp时间小于10纳秒。
7.如请求项6所述的半导体存储器结构，其特征在于所述半导体存储器结构的trp时间小于5纳秒。
8.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的数组写入周期时间小于3纳秒。
9.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的tref时间大于200毫秒。
10.如请求项9所述的半导体存储器结构，其特征在于所述半导体存储器结构的tref时间大于250毫秒。
11.如权利要求1所述的半导体存储器结构，其特征在于所述位线位于所述半导体基板的顶面下方。
12.一种半导体存储器结构，包含：
13.如权利要求12所述的半导体存储器结构，其特征在于所述局部字线的rc时间常数介于1.83纳秒～0纳秒之间。
14.如权利要求12所述的半导体存储器结构，其特征在于所述局部字线中的电压信号的上升时间或...
【专利技术属性】
技术研发人员：卢超群，夏浚，
申请(专利权)人：发明创新暨合作实验室有限公司，
类型：发明
国别省市：
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