【技术实现步骤摘要】
本专利技术实施例涉及半导体制造，尤其涉及一种半导体结构及其形成方法。
技术介绍
1、随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
2、为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
3、但是，目前全包围栅极晶体管的性能仍有待提高。
技术实现思路
1、本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，能够平衡半导体器件的电流，提升半导体结构的电学性能。
2、为解决上述问题，本说明书实施例提供一种半导体结构，包括：基底，包括：衬底，所述衬底具有第一区域和第二区域；沟道结构层，分别位于所述第一区域和所述第二区域的所述衬底的上方，包括一个或多个自下而上依次间隔设置的沟道层；栅极结构，分别横跨所述第一区域和所述第二区域上的沟道结构层，其中：位于所述第一区域的所述栅极结构环包围所述间隔设置的沟道层以及填充于所述衬底与相邻所述沟道层之间的空间；位于所述第二区域的所
3、相应的，本说明书实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底，所述衬底具有第一区域和第二区域，所述第一区域和所述第二区域上分别形成有叠层结构，所述叠层结构包括一个或多个自下而上依次堆叠的沟道叠层，每一个所述沟道叠层均包括牺牲层和位于所述牺牲层上的沟道层；分别在所述第一区域和所述第二区域形成横跨所述叠层结构的伪栅结构；在所述第二区域形成覆盖所述衬底和所述伪栅结构的第一覆盖层；在所述第一区域的所述叠层结构和所述伪栅结构两侧的所述衬底之上形成第一源漏掺杂层；在所述第一区域形成覆盖所述第一源漏掺杂层和所述伪栅结构的第二覆盖层，并去除所述第二区域上的第一覆盖层；去除所述第二区域上所述沟道叠层中的预设的第一厚度的牺牲层，形成沟槽；在所述第二区域的沟槽内形成阻挡层；在所述沟槽的剩余部分形成内侧墙，且形成的所述内侧墙的外侧面与所述沟道层端面竖直齐平；去除所述第二区域上所述沟道叠层中的预设的第二厚度的沟道层和部分衬底；在所述第二区域的所述叠层结构和所述伪栅结构两侧的所述衬底之上形成第二源漏掺杂层；去除所述第一区域和所述第二区域上的伪栅结构，形成栅极开口，暴露出所述叠层结构；去除所述第一区域上所述沟道叠层中的牺牲层，形成第一通槽，以及去除所述第二区域上所述沟道叠层中的牺牲层和所述阻挡层，形成第二通槽，其中，所述第一通槽和所述第二通槽均由所述沟道层与所述衬底围成，或由相邻的沟道层围成；在所述栅极开口、所述第一通槽和所述第二通槽填充栅极结构，所述栅极结构包围且横跨所述沟道层。
4、与现有技术相比，本说明书实施例的技术方案具有以下优点：
5、本说明书实施例提供的半导体结构中，第一源漏掺杂层，位于所述第一区域的沟道结构层和所述伪栅结构两侧的所述衬底上，第二源漏掺杂层，位于所述第二区域的沟道结构层和所述伪栅结构两侧的所述衬底上，且所述衬底之上所述第一源漏掺杂层的底部高度高于所述第二源漏掺杂层的底部高度，也就是说，第二源漏掺杂层的高度高于第一掺杂层的高度，有利于增大第二区域的空穴迁移率，进而增大第二区域产生的电流，从而使得第二区域的电流趋于第一区域的电流值，平衡半导体器件的电流，提升半导体结构的电学性能。
6、本说明书实施例提供的半导体结构的形成方法中，分别在所述第一区域和所述第二区域形成横跨所述叠层结构的伪栅结构之后，通过在所述第二区域形成覆盖所述衬底和所述伪栅结构的第一覆盖层，能够仅在所述第一区域形成覆盖所述第一源漏掺杂层和所述伪栅结构的第二覆盖层，并去除所述第二区域上的第一覆盖层，进而后续通过在所述第一区域形成覆盖所述衬底和所述伪栅结构的第二覆盖层，并去除所述第二区域上的第一覆盖层，能够单独控制第二源漏掺杂层的生长，且在形成所述第二源漏掺杂层之前，通过在所述第二区域的沟槽内形成阻挡层，能够避免牺牲层被完全去除，并且，通过去除所述第二区域上所述沟道叠层中的预设的第二厚度的沟道层和部分衬底，能够在所述第二区域的所述伪栅结构两侧的所述叠层结构、所述伪栅结构和所述衬底上形成高度大于所述第一源漏掺杂层的第二源漏掺杂层，有利于增大第二区域的空穴迁移率，进而增大第二区域产生的电流，从而使得第二区域的电流趋于第一区域的电流值，且通过在所述栅极开口、所述第一通槽和所述第二通槽填充栅极结构，能够实现第一源漏掺杂层和第二源漏掺杂层的电连接，进而在所述半导体器件工作时，平衡第一区域和第二区域的电流，提升半导体结构的电学性能。
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1.一种半导体结构，其特征在于，包括：
2.根据权利要求1所述的半导体结构，其特征在于，所述第二源漏掺杂层和所述第一源漏掺杂层不同。
3.根据权利要求1所述的半导体结构，其特征在于，位于所述第一区域和所述第二区域的所述栅极结构均包括：第一部分，位于所述沟道结构层中的相邻沟道层之间；第二部分，横跨所述沟道结构层；
4.根据权利要求1所述的半导体结构，其特征在于，位于所述第一区域和所述第二区域的所述栅极结构均包括栅介质层和位于所述栅介质层上的栅电极层。
5.根据权利要求1所述的半导体结构，其特征在于，还包括层间介质层，位于所述第一区域上的所述第一源漏掺杂层、所述栅极结构上方以及所述第二区域上的所述第二源漏掺杂层、所述栅极结构上方，且露出所述栅极结构的顶部。
6.一种半导体结构的形成方法，其特征在于，包括：
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，第一源漏掺杂层和所述第二源漏掺杂层不同。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，采用各向异性的刻蚀工艺，去除所述第二区域
9.根据权利要求6或8所述的半导体结构的形成方法，其特征在于，所述第一厚度为所述牺牲层厚度的90％～95％。
10.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述在所述第二区域的沟槽内形成阻挡层，包括：
11.根据权利要求6或10所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料包括：氧化硅、氮化硅或氮氧化硅的一种或者多种。
12.根据权利要求6所述的半导体结构的形成方法，其特征在于，采用选择性刻蚀工艺去除所述第二区域上所述沟道叠层中的预设的第二厚度的沟道层和部分衬底。
13.根据权利要求6或12所述的半导体结构的形成方法，其特征在于，所述第二厚度为5-10nm。
14.根据权利要求6所述的半导体结构的形成方法，其特征在于，采用外延工艺在所述第二区域的所述伪栅结构两侧的所述叠层结构、所述伪栅结构和所述衬底上形成第二源漏掺杂层。
15.根据权利要求6所述的半导体结构的形成方法，其特征在于，采用各向同异性的刻蚀工艺去除所述第一区域上所述沟道叠层中的牺牲层，形成第一通槽，以及去除所述第二区域上所述沟道叠层中的牺牲层和所述阻挡层，形成第二通槽。
16.根据权利要求6所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第二源漏掺杂层之后，形成所述栅极开口之前，去除所述第一区域上的第二覆盖层；在所述第一区域上的所述第一源漏掺杂层、所述伪栅结构上方以及所述第二区域上的所述第二源漏掺杂层、所述伪栅结构上方形成层间介质层，其中，所述层间介质层露出所述伪栅结构的顶部。
17.根据权利要求6所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一覆盖层之前，在所述第一区域所述伪栅结构的侧壁上形成第一保护侧墙，以及在所述第二区域的所述伪栅结构的侧壁上形成第二保护侧墙。
...【技术特征摘要】
1.一种半导体结构，其特征在于，包括：
2.根据权利要求1所述的半导体结构，其特征在于，所述第二源漏掺杂层和所述第一源漏掺杂层不同。
3.根据权利要求1所述的半导体结构，其特征在于，位于所述第一区域和所述第二区域的所述栅极结构均包括：第一部分，位于所述沟道结构层中的相邻沟道层之间；第二部分，横跨所述沟道结构层；
4.根据权利要求1所述的半导体结构，其特征在于，位于所述第一区域和所述第二区域的所述栅极结构均包括栅介质层和位于所述栅介质层上的栅电极层。
5.根据权利要求1所述的半导体结构，其特征在于，还包括层间介质层，位于所述第一区域上的所述第一源漏掺杂层、所述栅极结构上方以及所述第二区域上的所述第二源漏掺杂层、所述栅极结构上方，且露出所述栅极结构的顶部。
6.一种半导体结构的形成方法，其特征在于，包括：
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，第一源漏掺杂层和所述第二源漏掺杂层不同。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，采用各向异性的刻蚀工艺，去除所述第二区域上所述沟道叠层中的预设的第一厚度的牺牲层，形成所述沟槽。
9.根据权利要求6或8所述的半导体结构的形成方法，其特征在于，所述第一厚度为所述牺牲层厚度的90％～95％。
10.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述在所述第二区域的沟槽内形成阻挡层，包括：
11.根据权利要求6或10...
【专利技术属性】
技术研发人员：武咏琴，
申请(专利权)人：北方集成电路技术创新中心北京有限公司，
类型：发明
国别省市：
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