本发明专利技术提供了一种延迟控制电路、半导体存储装置以及延迟控制方法，能将N值检测序列的执行时间控制在规定期间内结束。延迟控制电路包含DLL控制电路、延迟线电路及N值检测电路。DLL控制电路根据输入时脉信号及输出时脉信号之间的相位差决定延迟量。延迟线电路基于延迟量延迟输入时脉信号以产生输出时脉信号。N值检测电路被配置为进行N值检测操作，N值检测操作是用来检测从输入时脉信号到输出时脉信号的延迟时脉周期数。其中，当判定为溢位状态时，DLL控制电路将示意溢位状态的信号输出至N值检测电路。当N值检测电路接收到示意溢位状态的信号时，N值检测电路不执行N值检测操作，而是将既定的设定值设定为延迟时脉周期数。
【技术实现步骤摘要】
本专利技术是有关于一种信号延迟技术，且特别是有关于一种适用于延迟锁定回路的延迟控制电路、半导体存储装置以及延迟控制方法。
技术介绍
1、动态随机存取存储器(dynamic random access memory，dram)为一种半导体存储装置，这种挥发性存储器通过将电荷蓄积于电容器来存储信息，一旦电源没有供给，存储的信息将会遗失。在现有的dram中，例如日本专利特开2015-35241号公报，设置有延迟锁相回路(delay locked loop，dll)电路作为相位同步电路。dram使用dll电路产生内部时脉信号，使得数据信号的输出与外部时脉信号同步。
2、在现有的dram中，为利用dll电路进行时脉的延迟调整，执行包括dll电路的重设动作、dll电路的锁定动作(例如使每一根延迟线活化的同时使外部时脉信号与内部时脉信号同步动作)，以及用以表示输入时脉信号与内部时脉信号之间的延迟时脉周期数的n值检测动作。
3、此处，dll电路的锁定操作造成的锁定(又称为延迟)时间tdll，可以用以下的数学式来表示。
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【技术保护点】
1.一种延迟控制电路，其特征在于，包含：
2.如权利要求1所述的延迟控制电路，其特征在于，当未判定为所述溢位状态且所述输入时脉信号以及所述输出时脉信号同步时，所述N值检测电路通过计数从所述输入时脉信号到所述输出时脉信号的所述延迟时脉周期数，来进行所述N值检测操作。
3.如权利要求2所述的延迟控制电路，其特征在于，更包含：
4.如权利要求2所述的延迟控制电路，其特征在于，更包含：
5.如权利要求1所述的延迟控制电路，其特征在于，当示意所述溢位状态的信号以高电平输出至所述N值检测电路时，所述N值检测电路将所述设定值设定为所述延迟时脉周期数。...
【技术特征摘要】
1.一种延迟控制电路，其特征在于，包含：
2.如权利要求1所述的延迟控制电路，其特征在于，当未判定为所述溢位状态且所述输入时脉信号以及所述输出时脉信号同步时，所述n值检测电路通过计数从所述输入时脉信号到所述输出时脉信号的所述延迟时脉周期数，来进行所述n值检测操作。
3.如权利要求2所述的延迟控制电路，其特征在于，更包含：
4.如权利要求2所述的延迟控制电路，其特征在于，更包含：
5.如权利要求1所述的延迟控制电路，其特征在于，当示意所述溢位状态的信号以高电平输出至所述n值检测电路时，所述n值检测电路将所述设定值设定为所述延迟时脉周期数。
6.如权利要求1所述的延迟控制电路，其特征在于，当所述输入时脉信号以及所述输出时脉信号同步时，所述dll控制电路将示意所述输入时脉信号以及所述输出时脉信号同步的信号，输出至所述n值检测电路；
7.如权利要求3所述的延迟控制电路，其特征在于，当判定为所述溢位状态时，所述dll控制电路将表示锁定操作结束的信号输出至所述n值检测电路。
8.如权利要求1所述的延迟控制电路，其特征在于，所述设定值为1。
9.如权利要求7所述的延迟控制电路，其特征在于，所述n值检测电路包括：
10.如权利要求1所述的延迟控制电路，其特征在于，所述溢位状态为活化所述延迟线电路当中的所有延迟线的状态。
【专利技术属性】
技术研发人员：奥野晋也，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
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