【技术实现步骤摘要】
本专利技术是有关于一种信号延迟技术，且特别是有关于一种适用于延迟锁定回路的延迟控制电路、半导体存储装置以及延迟控制方法。
技术介绍
1、动态随机存取存储器(dynamic random access memory，dram)为一种半导体存储装置，这种挥发性存储器通过将电荷蓄积于电容器来存储信息，一旦电源没有供给，存储的信息将会遗失。在现有的dram中，例如日本专利特开2015-35241号公报，设置有延迟锁相回路(delay locked loop，dll)电路作为相位同步电路。dram使用dll电路产生内部时脉信号，使得数据信号的输出与外部时脉信号同步。
2、在现有的dram中，为利用dll电路进行时脉的延迟调整，执行包括dll电路的重设动作、dll电路的锁定动作(例如使每一根延迟线活化的同时使外部时脉信号与内部时脉信号同步动作)，以及用以表示输入时脉信号与内部时脉信号之间的延迟时脉周期数的n值检测动作。
3、此处，dll电路的锁定操作造成的锁定(又称为延迟)时间tdll，可以用以下的数学式来表示。
4、tint+tdll＝n×tck
5、在以上数学式中，tint表示dll电路中的既有延迟时间，tck表示时脉周期。为避免误动作，时脉的延迟调整程序必须在规定期间tdllk内完成。然而，当半导体存储装置内的温度等因素造成时脉周期tck比既有延迟时间tint还要长时，特别是，当活化的延迟线超过预定数量，而成为溢位(overflow)状态时，如以上数学式所示，dll电路的锁定时间tdll
技术实现思路
1、有鉴于上述课题，本专利技术目的在于提供一种延迟控制电路、半导体存储装置以及延迟控制方法，即使因延迟线的溢位状态而拉长锁定时间，也能将n值检测序列的执行时间在规定期间内完成。
2、本专利技术的延迟控制电路，包含：dll控制电路，被配置为根据输入时脉信号以及输出时脉信号之间的相位差决定延迟量；延迟线电路，被配置为基于所述延迟量延迟所述输入时脉信号以产生所述输出时脉信号；以及n值检测电路，被配置为当所述输入时脉信号以及所述输出时脉信号同步时，进行n值检测操作，所述n值检测操作是用来检测从所述输入时脉信号到所述输出时脉信号的延迟时脉周期数；其中，所述dll控制电路被配置为通过判定所述延迟量是否超过所述延迟线电路当中的既定延迟量来判定是否为溢位状态，当判定为所述溢位状态时，将示意所述溢位状态的信号输出至所述n值检测电路；其中，当所述n值检测电路接收到示意所述溢位状态的信号时，所述n值检测电路不执行所述n值检测操作，而是将既定的设定值设定为所述延迟时脉周期数。
3、本专利技术的半导体存储装置，包含上述的延迟控制电路；存储单元阵列；输入缓冲器，被配置以提供所述输入时脉信号；及输出缓冲器，耦接所述延迟线电路的输出。由于包含了延迟控制电路，延迟控制电路可以缩短程序的执行时间，并且不让程序的执行时间，超过程序事先决定的规定期间；因此，可以让既定的程序之后的复归操作提前，并且缩短响应时间。
4、本专利技术的延迟控制方法，包含：根据输入时脉信号以及输出时脉信号之间的相位差决定延迟量；基于所述延迟量延迟所述输入时脉信号以产生所述输出时脉信号；当所述输入时脉信号以及所述输出时脉信号同步时，通过n值检测电路检测从所述输入时脉信号到所述输出时脉信号的延迟时脉周期数；通过判定所述延迟量是否超过所述延迟线电路当中的既定延迟量来判定是否为溢位状态，当判定为所述溢位状态时，将示意所述溢位状态的信号输出至所述n值检测电路；以及当所述n值检测电路接收到示意所述溢位状态的信号时，所述n值检测电路不检测所述延迟时脉周期数，而是将既定的设定值设定为所述延迟时脉周期数。
5、根据本专利技术，当示意溢位状态的信号输入时，由于n值检测电路将既定的设定值设定为延迟时脉周期数，例如，当发生溢位状态时，也就是超过延迟线当中的既定延迟量时，n值检测电路不通过执行计数来获得延迟时脉周期数。藉此，可以防止n值检测序列的执行时间超过规定期间。因此，即使因延迟线的溢位状态而拉长锁定时间，也能将n值检测序列的执行时间控制在规定期间内结束。
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1.一种延迟控制电路，其特征在于，包含：
2.如权利要求1所述的延迟控制电路，其特征在于，当未判定为所述溢位状态且所述输入时脉信号以及所述输出时脉信号同步时，所述N值检测电路通过计数从所述输入时脉信号到所述输出时脉信号的所述延迟时脉周期数，来进行所述N值检测操作。
3.如权利要求2所述的延迟控制电路，其特征在于，更包含：
4.如权利要求2所述的延迟控制电路，其特征在于，更包含：
5.如权利要求1所述的延迟控制电路，其特征在于，当示意所述溢位状态的信号以高电平输出至所述N值检测电路时，所述N值检测电路将所述设定值设定为所述延迟时脉周期数。
6.如权利要求1所述的延迟控制电路，其特征在于，当所述输入时脉信号以及所述输出时脉信号同步时，所述DLL控制电路将示意所述输入时脉信号以及所述输出时脉信号同步的信号，输出至所述N值检测电路；
7.如权利要求3所述的延迟控制电路，其特征在于，当判定为所述溢位状态时，所述DLL控制电路将表示锁定操作结束的信号输出至所述N值检测电路。
8.如权利要求1所述的延迟控制电路
9.如权利要求7所述的延迟控制电路，其特征在于，所述N值检测电路包括：
10.如权利要求1所述的延迟控制电路，其特征在于，所述溢位状态为活化所述延迟线电路当中的所有延迟线的状态。
11.如权利要求9所述的延迟控制电路，其特征在于，所述N值检测电路的所述信号产生电路被配置为根据所述启用控制信号与所述输入时脉信号产生时脉控制信号，且所述N值计数电路根据所述时脉控制信号与表示所述锁定操作结束的所述信号产生开始信号。
12.如权利要求11所述的延迟控制电路，其特征在于，所述N值检测电路的所述N值计数电路包括：
13.如权利要求11所述的延迟控制电路，其特征在于，更包括：
14.一种半导体存储装置，其特征在于，包含：
15.如权利要求14所述的半导体存储装置，其特征在于，所述半导体存储装置为动态随机存取存储器。
16.一种延迟控制方法，其特征在于，包含：
17.如权利要求16所述的延迟控制方法，其特征在于，当未判定为所述溢位状态且所述输入时脉信号以及所述输出时脉信号同步时，所述N值检测电路通過计数从所述输入时脉信号到所述输出时脉信号的所述延迟时脉周期数，来进行所述N值检测操作。
18.如权利要求16所述的延迟控制方法，其特征在于，当判定为所述溢位状态时，DLL控制电路将表示锁定操作结束的信号输出至所述N值检测电路。
19.如权利要求18所述的延迟控制方法，其特征在于，更包括：
20.如权利要求19所述的延迟控制方法，其特征在于，所述溢位状态为活化所述延迟线电路当中的所有所述延迟线的状态。
...【技术特征摘要】
1.一种延迟控制电路，其特征在于，包含：
2.如权利要求1所述的延迟控制电路，其特征在于，当未判定为所述溢位状态且所述输入时脉信号以及所述输出时脉信号同步时，所述n值检测电路通过计数从所述输入时脉信号到所述输出时脉信号的所述延迟时脉周期数，来进行所述n值检测操作。
3.如权利要求2所述的延迟控制电路，其特征在于，更包含：
4.如权利要求2所述的延迟控制电路，其特征在于，更包含：
5.如权利要求1所述的延迟控制电路，其特征在于，当示意所述溢位状态的信号以高电平输出至所述n值检测电路时，所述n值检测电路将所述设定值设定为所述延迟时脉周期数。
6.如权利要求1所述的延迟控制电路，其特征在于，当所述输入时脉信号以及所述输出时脉信号同步时，所述dll控制电路将示意所述输入时脉信号以及所述输出时脉信号同步的信号，输出至所述n值检测电路；
7.如权利要求3所述的延迟控制电路，其特征在于，当判定为所述溢位状态时，所述dll控制电路将表示锁定操作结束的信号输出至所述n值检测电路。
8.如权利要求1所述的延迟控制电路，其特征在于，所述设定值为1。
9.如权利要求7所述的延迟控制电路，其特征在于，所述n值检测电路包括：
10.如权利要求1所述的延迟控制电路，其特征在于，所述溢位状态为活化所述延迟线电路当中的所有延迟线的状态。
【专利技术属性】
技术研发人员：奥野晋也，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
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