制作半导体器件的方法、设备、程序及产生掩模数据的程序技术

本发明专利技术提供了制作半导体器件的方法、设备、程序及产生掩模数据的程序。用于制作半导体器件的方法包括以下步骤：读取要制作的电路的物理布局数据，并且执行计算，以将物理布局数据中的图案宽度调整预定的量；读取物理布局，并且通过使用所关注的范围以及所关注的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者进行定量计算，来对被预测当在图案上的被平坦化膜上执行平坦化处理时将会残留作为预定量以上的阶梯差的图案进行分析；以及读取被预测残留作为阶梯差的图案的数据，并且对其中不会残留预定量以上的阶梯差的布局进行修正。

【技术实现步骤摘要】

本专利技术涉及用于制作半导体器件的方法、用于制作半导体器件的设备、用于制作 半导体器件的程序以及用于产生掩模数据的程序。更具体地，本专利技术涉及这样一些用于制 作半导体器件的方法、用于制作半导体器件的设备、用于制作半导体器件的程序以及用于 产生掩模数据的程序，其中在图案上的被平坦化膜将要被平坦化的情况下，它们预测将要 残留作为阶梯差的部分，并且将这部分的存在反映到布局修正和制作条件中。
技术介绍
作为用于处理较高集成度的半导体集成电路的技术，在将要制作半导体集成电路 时已经执行了平坦化处理。平坦化处理技术的一个示例是化学机械研磨法(下文中有时称 作 “CMP 法”)。图18是用在CMP法中的研磨装置的概念图。该研磨装置包括研磨板、衬底保持基 部以及研磨浆供应系统。研磨板由旋转的研磨板旋转轴可旋转地支撑，并且其表面设置有 研磨垫。衬底保持基部设置在研磨板上方，并且由衬底保持基部的旋转轴可旋转地支撑。 例如，在衬底被研磨的情况下，将衬底设置在衬底保持基部上。衬底保持基部的旋转轴安装 到沿着研磨垫的方向按压衬底保持基部的研磨压力调整机构(未示出)。之后，在将含有研磨剂的研磨浆从研磨浆供应系统供应到研磨垫的同时，使研磨 板旋转。同时，在使设置在衬底保持基部上的衬底旋转的同时，通过研磨压力调整机构调整 衬底相对于研磨垫的研磨压力。通过上述方式，可以对衬底的表面进行研磨。在这里，在电路图案上已经形成薄膜之后，为了提早解决问题并且减少制作半导 体器件的制作成本，在通过CMP法使得所形成的薄膜平坦化时，预先预测在平坦化之后薄 膜的厚度是非常重要的。此外，在半导体器件特性分析中，即，从确保集成电路中的时序收 敛的观点来看，特别是在RC提取(寄生电阻、寄生电容提取)中，使用半导体器件的截面结 构的信息。因此，通过预先预测将要形成在电路图案上并且被平坦化的薄膜的膜厚值，有 可能缩短实现时序收敛所用的时间，并且反馈和使用组件的布局中的信息(诸如虚拟填充 物)。迄今为止，作为用于预测膜形成和研磨工艺的技术，已经提出了一些模拟技 术(例如，参见日本专利No. 3580036、日本专利No. 3743120、日本未审查专利申请公报 No. 2007-103634、日本未审查专利申请公报No. 2008-4683以及日本未审查专利申请公报 No.10-144635)。在日本专利No. 3580036中，描述了一种用于预测在执行预定时间的研磨之后将 会残留的阶梯差的形状的模拟方法。即，在使用研磨织物执行CMP的情况下，通过有限元法 计算由阶梯差形状给予研磨织物的压力修正所造成的压力分布，并且将该分布转换为研磨 速率，以便于预测在单位时间之后的加工形状。在日本专利No. 3743120中，公开了一种用于基于面积比预测研磨之后将会残留5的膜量的技术。日本未审查专利申请公报No. 2007-103634涉及一种用于在研磨后的计算 时，通过改变面积比来考虑研磨之前的膜形成状态的技术；特别地，已经提出了一种考虑由 O-TEOS和HDP形成的膜的图案宽度的转换量的技术。此外，根据转换后的图案的面积比来 计算研磨压力，并将其转换为研磨速率，以便于计算研磨量。日本未审查专利申请公报No. 2008-4683中，公开了一种其中通过使用由校准法 产生的模型来计算电镀之后的膜厚，以便于获得研磨之后的膜厚的技术。此外，在日本未审查专利申请公报No. 10-144635中，公开了一种其中在测试元件 组(TEG)中预先确定阶梯差密度与膜厚阶梯差之间的关系，并且计算在实际布局中的面积 密度，并在其中超过预定阶梯差阈值的部分中产生虚拟部分的技术。
技术实现思路
然而，在上述模拟技术中，因为执行了电镀后的膜厚的计算以及芯片的整个表面 的研磨量的计算，所以产生处理时间较长的问题，并且需要较长时间来利用根据TEG数据 的技术获得实验数据。即，在迄今为止已经提出的技术中，在执行计算之前形成膜并且产生研磨模型。为 了产生这个模型，有必要预先获得TEG数据并且将其输入到成膜和研磨模型，以便于确定 参数。随后，在考虑获得实验数据、校准时间等时，除了计算实际研磨后的膜厚的时间之外， 还需要许多处理。此外，如果花费时间计算研磨之后的膜厚，那么将该计算结合到设计环境中是不 实际的。因此，如日本未审查专利申请公报No. 10-144635所述，难以使用用于优化虚拟部 分的计算。由于这个原因，如美国专利No. 2004/0139419所述，在实现与设计环境协调(诸 如虚拟优化和布局修正)的情况下，基于模型的膜厚计算的使用是处理的负担。在现有技术的所有示例中，通过使用在布置和配线处理之后输出的掩模数据来执 行膜厚计算，并且进行阶梯差的确定。由于这个原因，如果在此时发现阶梯差的误差，那么 通过有必要通过返回到布局设计的开始来进行修正，并且对于设计处理时间施加较大的影 响。期望提供一种在图案上的被平坦化膜将要被平坦化时快速和精确地预测其中将 会发生预定量以上的阶梯差的部分，并且在短时间内执行布局修正的技术。根据本专利技术的实施例，提供了一种用于制作半导体器件的方法，包括以下步骤将 要制作的电路的物理布局数据读取到计算单元中，并且执行计算，以将物理布局数据中的 图案宽度调整预定的量；将调整了图案宽度之后的、从计算单元输出的物理布局读取到分 析单元中，并且对于所关注的物理布局的范围，通过使用所关注的范围以及所关注的范围 附近的范围的图案密度、图案宽度以及周边长度中的至少一者进行定量计算，来对被预测 在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶梯差的 图案进行分析；以及将从分析单元输出的、被预测将会残留作为阶梯差的图案的数据读取 到修正单元中，并且对其中不会残留预定量以上的阶梯差的布局或制作条件进行修正。根据本专利技术的另一个实施例，提供了一种用于制作半导体器件的设备，包括计算 单元，其构造为读取要制作的电路的物理布局数据并且执行计算，以将物理布局数据中的 图案宽度调整预定的量；分析单元，其构造为读取调整了图案宽度之后的、从计算单元输出的物理布局，并且对于所关注的物理布局的范围，通过使用所关注的范围以及所关注的范 围附近的范围的图案密度、图案宽度以及周边长度中的至少一者进行定量计算，来对被预 测在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶梯差 的图案进行分析；以及修正单元，其构造为读取从分析单元输出的、被预测将会残留作为阶 梯差的图案的数据，并且对其中不会残留预定量以上的阶梯差的布局进行修正。根据本专利技术的另一个实施例，提供了一种用于制作半导体器件的程序，该程序使 得计算机执行包括以下步骤的处理执行计算，以将要制作的电路的物理布局数据中的图 案宽度调整预定的量；对于所关注的物理布局的范围，通过使用所关注的范围以及所关注 的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者进行定量计算，来对 被预测在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶 梯差的图案进行分析；以及基于预测将会残留作为阶梯差的图案的数据，对于其中不会残 留预定量以上的阶梯差的布局或制作条件进行修正。根据本专利技术的另一个实施例，提供了一种用于生成掩模数据的程序本文档来自技高网...

【技术保护点】
一种用于制作半导体器件的方法，包括以下步骤：将要制作的电路的物理布局数据读取到计算单元中，并且执行计算，以将所述物理布局数据中的图案宽度调整预定的量；将调整了所述图案宽度之后的、从所述计算单元输出的物理布局读取到分析单元中，并且对于所关注的所述物理布局的范围，通过使用所关注的范围以及所关注的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者来进行定量计算，来对被预测在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶梯差的图案进行分析；以及将从所述分析单元输出的、被预测将会残留作为阶梯差的图案的数据读取到修正单元中，并且对其中不会残留预定量以上的阶梯差的布局进行修正。

【技术特征摘要】
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【专利技术属性】
技术研发人员：出羽恭子，涩木俊一，坂入卓，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]