增进打线接合承受力的芯片封装结构制造技术

本发明专利技术公开一种增进打线接合承受力的芯片封装结构，其中该芯片封装结构的至少一导接线路为具有一厚度的结构体，每一该导接线路的厚度设定为

【技术实现步骤摘要】
增进打线接合承受力的芯片封装结构


[0001]本专利技术涉及一种芯片封装结构，尤指一种增进打线接合承受力的芯片封装结构
。

技术介绍

[0002]在芯片封装领域中，欲使芯片封装与电子元件电性连接，可通过打线接合
(Wire Bonding)
的技艺来实现，即通过一焊线以在芯片封装结构上形成一焊点与电子元件上形成另一焊点，以使芯片封装结构与电子元件电性连接在一起
。
然而，当在进行打线接合作业时，现有的芯片封装结构承受来自打线接合作业或形成该焊点时所产生的正压力，使芯片的内部线路因该正压力而受到破坏，而使内部线路不容易或无法通过或安排在芯片内的各晶垫的下方，为此，制造端需重新安排芯片的内部线路的设计，进而导致制造端成本增加
。
[0003]因此，一种有效地解决制造端需重新安排芯片的内部线路的设计而导致制造端成本增加的问题的增进打线接合承受力的芯片封装结构，为目前相关产业的迫切期待
。

技术实现思路

[0004]本专利技术的主要目的在于提供一种增进打线接合承受力的芯片封装结构，其中该芯片封装结构的至少一导接线路为具有一厚度的结构体，每一该导接线路的厚度设定为
4.5
～
20
微米
(
μ
m)
，以此增进每一该导接线路的结构强度以承受来自打线接合
(Wire Bonding)
作业或形成一第一焊点时所产生的正压力，使一芯片的至少一内部线路不会因该正压力而受到破坏，而使每一该内部线路能容许通过或安排在该第一焊点的下方，有效地解决制造端需重新安排芯片的内部线路的设计而导致制造端成本增加的问题
。
[0005]为达成上述目的，本专利技术提供一种增进打线接合承受力的芯片封装结构，该芯片封装结构包含一芯片
、
至少一第一介电层
、
至少一第一凸块
、
至少一第一保护层
、
至少一第二介电层
、
至少一导接线路
、
至少一第二凸块
、
至少一第二保护层及至少一防焊层；其中该芯片具有一第一表面及至少一内部线路，该第一表面上设有至少一晶垫
(Die Pad)
及至少一保护层，其中该芯片为由一晶圆上所分割下来形成；其中每一该第一介电层具有一第二表面及至少一第一凹槽，每一该第一介电层对应地覆盖设于该芯片的该第一表面上，且每一该第一凹槽与该芯片的每一该晶垫位置对应；其中每一该第一凸块具有一第三表面，每一该第一凸块设于每一该第一介电层的对应第一凹槽内，且每一该第一凸块电性连接地设于该芯片的每一该晶垫上；其中每一该第一保护层具有一第四表面，每一该第一保护层设于每一该第一介电层的对应该第一凹槽内，且每一该第一保护层电性连接地设于每一该第一凸块的该第三表面上；其中每一该第二介电层具有一第五表面及至少一第二凹槽，每一该第二介电层对应地覆盖设于每一该第一介电层的该第二表面上，且每一该第二凹槽涵盖该芯片的每一该晶垫；其中每一该导接线路具有一第六表面，每一该导接线路设于每一该第二介电层的对应该第二凹槽内，且每一该导接线路设于每一该第一介电层的该第二表面上
、
每一该第一保护层的该第四表面上
、
及每一该第二介电层的该第五表面上，其中每一该导接线路与每一该第一保护层电性连接；其中每一该第二凸块具有一第七表面及一环周
缘，每一该第二凸块电性连接地设于每一该导接线路的该第六表面上；其中每一该第二保护层具有一第八表面，每一该第二保护层设于每一该第二凸块的该第七表面上
、
每一该第二凸块的该环周缘
、
及每一该第二介电层的该第五表面上，且每一该第二保护层与每一该第二凸块电性连接；其中每一该防焊层具有至少一第一开口，每一该防焊层设于每一该第二保护层的该第八表面上，且每一该防焊层的每一该第一开口供每一该第二保护层对外露出，其中每一该导接线路在每一该第一开口区域对应形成至少一焊垫
(Pad)
以对外电性连接；其中当在进行打线接合
(Wire Bonding)
作业时，通过一焊线以在每一该第二保护层上形成一第一焊点与一电子元件上形成一第二焊点，以使该芯片封装结构与该电子元件电性连接在一起；其中该芯片封装结构的制造方法包含下列步骤：步骤
S1
：提供一晶圆，该晶圆上设有多个形成阵列排列的芯片，每一该芯片具有一第一表面及至少一内部线路，该第一表面上设有至少一晶垫
(Die Pad)
及至少一保护层；步骤
S2
：在该芯片的该第一表面上设至少一第一介电层对应地覆盖该第一表面，每一该第一介电层具有一第二表面；步骤
S3
：在每一该第一介电层上成型出至少一第一凹槽，且每一该第一凹槽与该芯片的每一该晶垫位置对应；步骤
S4
：在每一该第一介电层的每一该第一凹槽内设至少一第一凸块，且每一该第一凸块电性连接地设于该芯片的每一该晶垫上，每一该第一凸块具有一第三表面；步骤
S5
：在每一该第一介电层的每一该第一凹槽内设至少一第一保护层，且每一该第一保护层电性连接地设于每一该第一凸块的该第三表面上，每一该第一保护层具有一第四表面；步骤
S6
：在每一该第一介电层的该第二表面上设至少一第二介电层对应地覆盖该第二表面，每一该第二介电层具有一第五表面；步骤
S7
：在每一该第二介电层上成型出至少一第二凹槽，且每一该第二凹槽涵盖该芯片的每一该晶垫；步骤
S8
：在每一该第二介电层的每一该第二凹槽内设至少一导接线路，且每一该导接线路设于每一该第一介电层的该第二表面上
、
每一该第一保护层的该第四表面上
、
及每一该第二介电层的该第五表面上，其中每一该导接线路与每一该第一保护层电性连接；步骤
S9
：将每一该导接线路中多余的部分以线路研磨的技艺移除，此时，每一该导接线路具有一第六表面；步骤
S10
：在每一该导接线路的该第六表面上设至少一第二凸块与每一该导接线路电性连接，每一该第二凸块具有一第七表面及一环周缘；步骤
S11
：在每一该第二凸块的该第七表面上设至少一第二保护层与每一该第二凸块电性连接，且每一该第二保护层亦设于每一该第二凸块的该环周缘
、
及每一该第二介电层的该第五表面上，每一该第二保护层具有一第八表面；步骤
S12
：在每一该第二保护层的该第八表面上设至少一防焊层；步骤
S13
：在每一该防焊层上成型出至少一第一开口，每一该防焊层的该第一开口供每一该第二保护层对外露出，其中每一该导接线路在每一该第一开口区域对应形成至少一焊垫
(Pad)
以对外电性连接；步骤
S14
：将该晶圆上多个该芯片进行分割作业以从该晶圆上分割成各个独立的该芯片封装本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种增进打线接合承受力的芯片封装结构，其特征在于，包含：一芯片，其具有一第一表面及至少一内部线路，该第一表面上设有至少一晶垫及至少一保护层；其中该芯片为由一晶圆上所分割下来形成；至少一第一介电层，每一该第一介电层具有一第二表面及至少一第一凹槽，每一该第一介电层对应地覆盖设于该芯片的该第一表面上，且每一该第一凹槽与该芯片的每一该晶垫位置对应；至少一第一凸块，每一该第一凸块具有一第三表面，每一该第一凸块设于每一该第一介电层的每一该第一凹槽内，且每一该第一凸块电性连接地设于该芯片的每一该晶垫上；至少一第一保护层，每一该第一保护层具有一第四表面，每一该第一保护层设于每一该第一介电层的每一该第一凹槽内，且每一该第一保护层电性连接地设于每一该第一凸块的该第三表面上；至少一第二介电层，每一该第二介电层具有一第五表面及至少一第二凹槽，每一该第二介电层对应地覆盖设于每一该第一介电层的该第二表面上，且每一该第二凹槽涵盖该芯片的每一该晶垫；至少一导接线路，每一该导接线路具有一第六表面，每一该导接线路设于每一该第二介电层的每一该第二凹槽内，且每一该导接线路设于每一该第一介电层的该第二表面上
、
每一该第一保护层的该第四表面上及每一该第二介电层的该第五表面上，其中每一该导接线路与每一该第一保护层电性连接；至少一第二凸块，每一该第二凸块具有一第七表面及一环周缘，每一该第二凸块电性连接地设于每一该导接线路的该第六表面上；至少一第二保护层，每一该第二保护层具有一第八表面，每一该第二保护层设于每一该第二凸块的该第七表面上
、
每一该第二凸块的该环周缘及每一该第二介电层的该第五表面上，且每一该第二保护层与每一该第二凸块电性连接；及至少一防焊层，每一该防焊层具有至少一第一开口，每一该防焊层设于每一该第二保护层的该第八表面上，且每一该防焊层的每一该第一开口供每一该第二保护层对外露出，其中每一该导接线路在每一该第一开口区域对应形成至少一焊垫以对外电性连接；其中当在进行打线接合作业时，通过一焊线以在每一该第二保护层上形成一第一焊点与一电子元件上形成一第二焊点，以使该芯片封装结构与该电子元件电性连接在一起；其中该芯片封装结构的制造方法包含下列步骤：步骤
S1
：提供一晶圆，该晶圆上设有多个形成阵列排列的芯片，每一该芯片具有一第一表面及至少一内部线路，该第一表面上设有至少一晶垫及至少一保护层；步骤
S2
：在该芯片的该第一表面上设至少一第一介电层对应地覆盖该第一表面，每一该第一介电层具有一第二表面；步骤
S3
：在每一该第一介电层上成型出至少一第一凹槽，且每一该第一凹槽与该芯片的每一该晶垫位置对应；步骤
S4
：在每一该第一介电层的每一该第一凹槽内设至少一第一凸块，且每一该第一凸块电性连接地设于该芯片的每一该晶垫上，每一该第一凸块具有一第三表面；步骤
S5
：在每一该第一介电层的每一该第一凹槽内设至少一第一保护层，且每一该第一保护层电性连接地设于每一该第一凸块的该第三表面上，每一该第一保护层具有一第四
表面；步骤
S6
：在每一该第一介电层的该第二表面上设至少一第二介电层对应地覆盖该第二表面，每一该第二介电层具有一第五表面；步骤
S7
：在每一该第二介电层上成型出至少一第二凹槽，且每一该第二凹槽涵盖该芯片的每一该晶垫；步骤
S8
：在每一该第二介电层的每一该第二凹槽内设至少一导接线路，且每一该导接线路设于每一该第一...

【专利技术属性】
技术研发人员：于鸿祺，林俊荣，古瑞庭，
申请(专利权)人：华东科技股份有限公司，
类型：发明
国别省市：