一种高帧速率制造技术

本发明专利技术公开了一种高帧速率

【技术实现步骤摘要】
一种高帧速率3T APS像素阵列的读出电路及方法


[0001]本专利技术涉及像素阵列读出电路，更具体地说，它涉及一种高帧速率
3T APS
像素阵列的读出电路及方法
。

技术介绍

[0002]现有
3T APS
像素阵列的读出存在如下缺点：第一，现有
3T APS
像素阵列，每一列像素共用一条列线
DL
，当像素阵列行数非常大时，列线
DL
上的寄生电容非常大，寄生电阻非常大，在现有时序条件下，像素的信号输出需要非常长的时间才能稳定到最终值，严重限制每一行像素的信号采集时间；第二，当像素信号电压比较小时，列线
DL
上的电压更接近
VDD
，此时采样控制信号
SHS
稳定的时间较短，但是当像素信号电压比较大时，列线
DL
上的电压接近地，此时的采样控制信号
SHS
稳定的时间较长，为了保证所有像素都能稳定，采样控制信号
SHS
的时间需要按照最大值来设计，导致像素的信号读出时间过长，限制了帧速率提升
。

技术实现思路

[0003]本申请的目的是解决在
3T APS
像素阵列结构中，像素的信号读出时间过长，限制了帧速率提升的问题，提供一种高帧速率
3T APS
像素阵列的读出电路及方法，更改
3T APS
像素阵列的行选通电路，通过上一行像素的输出预测下一行像素输出电压，并控制尾电流对
DL
放电，大幅降低像素信号读出时采样时间，提高像素阵列读出速率
。
[0004]本申请提供了一种高帧速率
3T APS
像素阵列的读出电路及方法，包括：
3T APS
像素阵列，具有多行和多列的
3T APS
像素单元；行选通电路，具有多个行选通单元，用于选通同一行的
3T APS
像素单元；列读出电路，具有多个列读出单元，用于读出同一列的
3T APS
像素单元；其中，所述行选通单元包括
D
触发器和与门，所述
D
触发器输出的行选通信号与
CTRL
信号一同接入与门，所述
CTRL
信号用于在两行行选通信号之间输出低电平，所述与门的输出用于选通同一行的
3T APS
像素单元；所述列读出单元包括列线
DL、
尾电流管
Mtail、
多个泄放电路
、
相关双采样电路
CDS、
转换模块
ADC
和与门，所述转换模块
ADC
的高位输出和
PULL
信号接入与门，所述
PULL
信号用于在两行行选通信号之间输出高电平，所述与门的输出用于控制多个泄放电路的导通，所述多级泄放电路用于辅助尾电流管
Mtail
泄放列线
DL
的电流
。
[0005]采用上述技术方案，在原有电路结构中，增加数字控制逻辑，调整行选通信号的时序和尾电流放电方式，不需要增加额外功耗，与原有电路相比，显著降低信号采样
SHS
的时间，提高图像传感器的读出速率
。
[0006]在一种可能的实施方式中，所述转换模块
ADC
的高
N
位输出和
PULL
信号一同接入
N
个与门，
N
个与门输出
N
个开关控制信号用于控制
N
个泄放电路的导通，所述
N
为正整数
。
[0007]在一种可能的实施方式中，所述泄放电路包含泄放开关和多个泄放管
Mleak
，所述泄放开关的控制位连接对应与门的输出，所述泄放管
Mleak
导地
。
[0008]在一种可能的实施方式中，每一个泄放电路中的泄放管
Mleak
个数根据高位位数
按照二进制关系增加或减少，第一个泄放电路包括2N
‑1个并联的泄放管
Mleak
，第二个泄放电路包括2N
‑2个并联的泄放管
Mleak
，第
N
个泄放电路包括
20个泄放管
Mleak。
[0009]在一种可能的实施方式中，所述泄放管
Mleak
采用具有电流产生功能的器件
。
[0010]在一种可能的实施方式中，所述泄放管
Mleak
采用
NMOS
管，所述
NMOS
管的栅极由电压
Vt
供电
。
[0011]本申请还提供一种高帧速率
3T APS
像素阵列的读出方法，应用于如上所述的一种高帧速率
3T APS
像素阵列的读出电路，包括：
S1、
在两行行选通信号之间通过
CTRL
信号断开
3T APS
像素单元与列线
DL
的连接；
S2、
通过上一行
ADC
输出的高位和
PULL
信号生成多个泄放电路的控制信号；
S3、
在下一行选通信号发出前，根据所述控制信号控制各个泄放电路的导通，对列线
DL
上的电流进行泄放
。
[0012]在一种可能的实施方式中，所述
CTRL
信号是在两行行选通信号之间产生低电平信号，所述低电平信号用于将
3T APS
像素单元中行选通控制管
Msel
与列线
DL
断开
。
[0013]在一种可能的实施方式中，所述
PULL
信号是在两行行选通信号之间产生高电平信号，所述高电平信号用于配合
ADC
高位输出生成泄放电路的控制信号
。
[0014]在一种可能的实施方式中，所述
PULL
信号的高电平持续时间小于或等于
CTRL
信号的低电平持续时间
。
[0015]与现有技术相比，本申请具有以下有益效果：本专利技术更改了原有行选通电路结构以及时序，显著降低信号采样
SHS
的时间，提高图像传感器的读出速率
。
具体是在行选通电路每个行信号的输出端增加一个与门，通过一个单独的控制信号
CTRL
来提前将行选通信号关闭；在两行行选通信号间歇时间内增加一个
PULL
信号，通过
PULL
信号和上一行像素的
ADC
输出高位来预测下一行像素的输出电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种高帧速率
3T APS
像素阵列的读出电路，其特征在于，包括：
3T APS
像素阵列，具有多行和多列的
3T APS
像素单元；行选通电路，具有多个行选通单元，用于选通同一行的
3T APS
像素单元；列读出电路，具有多个列读出单元，用于读出同一列的
3T APS
像素单元；其中，所述行选通单元包括
D
触发器和与门，所述
D
触发器输出的行选通信号与
CTRL
信号一同接入与门，所述
CTRL
信号用于在两行行选通信号之间输出低电平，所述与门的输出用于选通同一行的
3T APS
像素单元；所述列读出单元包括列线
DL、
尾电流管
Mtail、
多个泄放电路
、
相关双采样电路
CDS、
转换模块
ADC
和与门，所述转换模块
ADC
的高位输出和
PULL
信号接入与门，所述
PULL
信号用于在两行行选通信号之间输出高电平，所述与门的输出用于控制多个泄放电路的导通，所述多级泄放电路用于辅助尾电流管
Mtail
泄放列线
DL
的电流
。2.
根据权利要求1所述的一种高帧速率
3T APS
像素阵列的读出电路，其特征在于，所述转换模块
ADC
的高
N
位输出和
PULL
信号一同接入
N
个与门，
N
个与门输出
N
个开关控制信号用于控制
N
个泄放电路的导通，所述
N
为正整数
。3.
根据权利要求2所述的一种高帧速率
3T APS
像素阵列的读出电路，其特征在于，所述泄放电路包含泄放开关和多个泄放管
Mleak
，所述泄放开关的控制位连接对应与门的输出，所述泄放管
Mleak
导地
。4.
根据权利要求3所述的一种高帧速率
3T APS
像素阵列的读出电路，其特征在于，每一个泄放电路中的泄放管
Mleak
个数根据高位位数按照二进制关系增加或减少，第一个泄放电路包括2N
‑1个并联的泄放管

【专利技术属性】
技术研发人员：朱程举，罗杰，
申请(专利权)人：成都善思微科技有限公司，
类型：发明
国别省市：