一种半导体存储器及其制备方法技术

本发明专利技术提供了一种半导体器件及其制备方法，其通过在埋入式字线结构的第二字线材料层中设置一底部暴露出第一字线材料层的空隙，从而让字线导电插塞延伸到所述空隙内，进而与位于第二字线材料层下方的第一字线材料层直接接触，实现增强字线导电插塞与埋入式字线结构更好的接触的目的

【技术实现步骤摘要】
一种半导体存储器及其制备方法


[0001]本专利技术涉及存储器
，特别涉及一种半导体存储器及其制备方法
。

技术介绍

[0002]存储器，例如动态随机存储器，其通常包括存储电容器以及电连接存储电容器的存储晶体管，存储电容器用于存储代表存储信息的电荷，而存储晶体管可通过节点接触结构电连接存储电容器
。
随着各种电子产品朝小型化发展的趋势，动态随机存储器
(
下文中称为
DRAM)
的存储单元的密度需持续提高，例如，
DRAM
字线和位线的互连的重复间距的尺寸正在减小，并且字线之间和位线之间的距离正在缩短，造成相关制造工艺与设计上的困难度与复杂度不断增加，从而造成生产成本增加
。
因此，仍需要通过结构设计和
/
或制造工艺的改善来提高生产效率而降低生产成本
。

技术实现思路

[0003]本专利技术之一目的在于提供一种半导体器件及其制备方法，以增强字线导电插塞与埋入式字线结构的接触，节省制造工序
、
提高生产效率和降低器件生产成本
。
[0004]第一方面，为了实现上述目的，本专利技术的一实施例中提供了一种半导体器件的制备方法，至少包括如下步骤：
[0005]基底；
[0006]浅沟渠隔离，设置在所述基底中，围绕多个有源区；
[0007]多个埋入式字线结构，横跨所述多个有源区，且所述埋入式字线结构包括：
[0008]第一字线材料层，以及
[0009]第二字线材料层，位于所述第一字线材料层上方；
[0010]至少一字线导电插塞，所述字线导电插塞与所述第一字线材料层在水平方向直接接触的长度小于所述第一字线材料层在水平方向的长度
。
[0011]在其中一可选示例中，形成所述埋入式字线结构的步骤，包括：
[0012]在所述有源区
、
所述浅沟渠隔离内形成沿所述水平方向延伸且间隔排布的多条字线沟渠；
[0013]在每一所述字线沟渠内依次形成所述第一字线材料层和所述第二字线材料层，所述第二字线材料层填充所述字线沟渠并延伸覆盖在相邻两个所述字线沟渠之间的基底上，其中，覆盖在所述基底上的所述第二字线材料层的顶面呈凹凸不平状；
[0014]回刻蚀所述第二字线材料层，以在所述字线沟渠内形成所述埋入式字线结构，其中，所述回刻蚀后的第二字线材料层中具有一空隙，且暴露出所述第一字线材料层
。
[0015]在其中一可选示例中，多个所述埋入式字线结构中的所述空隙在沿所述水平方向的截面形状为倒“梯”字型
。
[0016]在其中一可选示例中，所述倒“梯”字型的下底的长度小于所述埋入式字线结构中的所述第一字线材料层在沿所述水平方向的长度
。
[0017]在其中一可选示例中，多个所述埋入式字线结构中的所述空隙在沿所述水平方向的截面形状为“V”字型
。
[0018]在其中一可选示例中，在所述有源区
、
所述浅沟渠隔离内形成所述多条字线沟渠后，且在形成所述第一字线材料层前，所述制备方法还包括：
[0019]在每一所述字线沟渠的侧壁和底部形成第一绝缘层
。
[0020]第二方面，为了实现上述目的，并基于相同的专利技术构思，本专利技术的一实施例中提供了一种半导体存储器，具体包括：
[0021]基底；
[0022]浅沟渠隔离，设置在所述基底中，围绕多个有源区；
[0023]多个埋入式字线结构，横跨所述多个有源区，且所述埋入式字线结构包括：
[0024]第一字线材料层，以及
[0025]第二字线材料层，位于所述第一字线材料层上方；
[0026]至少一字线导电插塞，所述字线导电插塞与所述第一字线材料层在水平方向直接接触的长度小于所述第一字线材料层在水平方向的长度
。
[0027]在其中一可选示例中，所述第二字线材料层中具有一空隙
。
[0028]在其中一可选示例中，多个所述埋入式字线结构中的所述空隙在沿所述水平方向的截面形状为倒“梯”字型
。
[0029]在其中一可选示例中，所述倒“梯”字型的下底的长度小于所述第一字线材料层在沿所述水平方向的长度
。
[0030]在其中一可选示例中，多个所述埋入式字线结构中的所述空隙在沿所述水平方向的截面形状为“V”字型
。
[0031]第三方面，为了实现上述目的，并基于相同的专利技术构思，本专利技术的另一实施例中也提供了一种半导体存储器，具体包括：
[0032]基底；
[0033]浅沟渠隔离，设置在所述基底中，围绕多个有源区；
[0034]多个埋入式字线结构，横跨所述多个有源区，且所述埋入式字线结构包括：
[0035]第一字线材料层，包括：
[0036]金属层；以及
[0037]阻挡层，环绕所述金属层；
[0038]第二字线材料层，位于所述第一字线材料层上方；
[0039]至少一字线导电插塞，与所述第一字线材料层直接接触；
[0040]所述第二字线材料层表面在垂直方向上与所述阻挡层之间的距离为第一距离，所述第二字线材料层表面在垂直方向上与所述金属层之间的距离为第二距离，所述第一距离与所述第二距离不同
。
[0041]在其中一可选示例中，所述第二字线材料层包括：
[0042]第一多晶硅层；以及
[0043]第二多晶硅层；
[0044]其中，所述字线导电插塞填充在所述第一多晶硅层与所述第二多晶硅之间
。
[0045]在其中一可选示例中，所述第二字线材料层包括：
[0046]第一多晶硅层；以及
[0047]第二多晶硅层；
[0048]所述第一多晶硅层与所述第二多晶硅层不直接接触
。
[0049]第四方面，为了实现上述目的，并基于相同的专利技术构思，本专利技术的另一实施例中还提供了一种半导体存储器，具体包括：
[0050]基底；
[0051]浅沟渠隔离，设置在所述基底中，围绕多个有源区；
[0052]多个埋入式字线结构，横跨所述多个有源区，且所述埋入式字线结构包括：
[0053]第一字线材料层，以及
[0054]第二字线材料层，位于所述第一字线材料层上方；
[0055]至少一字线导电插塞，与所述第一字线材料层直接接触；
[0056]其中，所述字线导电插塞顶面在垂直方向上与所述第一字线材料层之间的高度大于所述字线导电插塞顶面与所述第二字线材料层之间的高度
。
[0057]与现有技术相比，本专利技术提供的技术方案至少具有如下有益效果之一：
[0058]通过在埋入式字线结构的第二字线材料层中设置一底部暴露出第一字线材料层的空隙，从而让字线导电插塞延伸到所述空隙内，进而与位于第二字线材料层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种半导体存储器的制备方法，其特征在于，包括：基底；浅沟渠隔离，设置在所述基底中，围绕多个有源区；多个埋入式字线结构，横跨所述多个有源区，且所述埋入式字线结构包括：第一字线材料层，以及第二字线材料层，位于所述第一字线材料层上方；至少一字线导电插塞，所述字线导电插塞与所述第一字线材料层在水平方向直接接触的长度小于所述第一字线材料层在水平方向的长度
。2.
如权利要求1所述的半导体存储器的制备方法，其特征在于，形成所述埋入式字线结构的步骤，包括：在所述有源区
、
所述浅沟渠隔离内形成沿所述水平方向延伸且间隔排布的多条字线沟渠；在每一所述字线沟渠内依次形成所述第一字线材料层和所述第二字线材料层，所述第二字线材料层填充所述字线沟渠并延伸覆盖在相邻两个所述字线沟渠之间的基底上，其中，覆盖在所述基底上的所述第二字线材料层的顶面呈凹凸不平状；回刻蚀所述第二字线材料层，以在所述字线沟渠内形成所述埋入式字线结构，其中，所述回刻蚀后的第二字线材料层中具有一空隙，且暴露出所述第一字线材料层
。3.
如权利要求2所述的半导体存储器的制备方法，其特征在于，多个所述埋入式字线结构中的所述空隙在沿所述水平方向的截面形状为倒“梯”字型
。4.
如权利要求3所述的半导体存储器的制备方法，其特征在于，所述倒“梯”字型的下底的长度小于所述埋入式字线结构中的所述第一字线材料层在沿所述水平方向的长度
。5.
如权利要求2所述的半导体存储器的制备方法，其特征在于，多个所述埋入式字线结构中的所述空隙在沿所述水平方向的截面形状为“V”字型
。6.
如权利要求2所述的半导体存储器的制备方法，其特征在于，在所述有源区
、
所述浅沟渠隔离内形成所述多条字线沟渠后，且在形成所述第一字线材料层前，所述制备方法还包括：在每一所述字线沟渠的侧壁和底部形成第一绝缘层
。7.
一种半导体存储器，其特征在于，包括：基底；浅沟渠隔离，设置在所述基底中，围绕多个有源区；多个埋入式字线结构，横跨所述多个有源区，且所述埋入式字线结构包括：第一字线材料层，以及第二字线材料层，位于所述第一字线材料层上方；至少一字线导电插塞，所述字线导电插塞与所述第一字线材料层在水平方向...

【专利技术属性】
技术研发人员：吴建山，蔡建成，吕佐文，上官明沁，许培育，林志程，蔡攀崖，黄世平，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：