用于高带宽存储器的可缩放芯片上网络制造技术

本文描述了用于集成电路的存储器控制器，该存储器控制器实现芯片上网络

【技术实现步骤摘要】
用于高带宽存储器的可缩放芯片上网络
[0001]相关申请的交叉引用本申请要求来自序列号为
62/722,741
的美国临时申请的优先权以及其益处，该美国临时申请标题为“用于高带宽存储器的高效率且可缩放的芯片上网络拓扑以及应用
(An Efficient And Scalable Network
‑
On
‑
Chip Topology For High
‑
Bandwidth Memory,And Applications)”，提交于
2018
年8月
24
日，出于所有目的通过引用将其整体地结合于本文中
。

技术介绍

[0002]本公开涉及数字电路，并且具体来说，涉及数字电子装置中的数据路由电路
。
[0003]本部分旨在向读者介绍可能与本公开的各个方面相关的技术的各个方面，本公开的所述各个方面在下面描述和
/
或要求保护
。
相信该讨论将有助于向读者提供背景信息以促进本公开的各个方面的更好的理解
。
因此，应理解，这些陈述要从这个角度来阅读，而不是作为对现有技术的承认
。
[0004]可编程逻辑装置是一类集成电路，该类集成电路可被编程以执行各种各样的操作
。
可编程逻辑装置可包括可编程逻辑元件，所述可编程逻辑元件能够被配置成执行定制操作或被配置成实现一个或多个数据处理电路
。
在可编程逻辑装置中被编程的数据处理电路可经由接口彼此交换数据以及与电路外
(off
‑
circuit)
装置交换数据
。
为此，可编程逻辑装置可包括路由资源
(
例如，专用互连
)
以将不同的数据处理电路连接到外部接口
(
例如，存储器控制器
、
收发器
)。
作为示例，某些装置可以以系统级封装
(SiP)
形式配置，其中诸如现场可编程门阵列
(FPGA)
之类的可编程装置使用高带宽接口耦合到诸如高带宽存储器
(HBM)
之类的存储器
。FPGA
可实现可经由路由资源访问
HBM
的多个数据处理电路
。
随着数据量
、
处理速度以及装置中的功能块的数目的增加，路由资源可能变得不足以提供所请求的访问，并且在某些情况下，可能变成可能降低电子装置的操作容量的瓶颈
。
附图说明
[0005]在阅读以下详细描述之后并且在参考附图之后，可更好地理解本公开的各个方面，附图中：图1是根据实施例的利用电路设计来编程的可编程逻辑装置的框图；图2是根据实施例的可使用可编程逻辑装置来快速响应于数据处理请求的数据处理系统的框图；图3是根据实施例的包括系统级封装
(SiP)
的电子装置的框图，该系统级封装
(SiP)
包括耦合到存储器装置的可编程逻辑装置；图4是根据实施例的具有带有专用芯片上网络
(NoC)
的存储器接口的可编程逻辑装置的示图，所述存储器接口用于将数据路由至存储器控制电路和从存储器控制电路路由数据，并且所述存储器接口连接到可编程逻辑装置
NoC
；图5是根据实施例的使用带有专用
NoC
的存储器接口来与存储器装置交换数据的
方法的流程图示图；图6是根据实施例的具有专用
NoC
的存储器接口的框图；图7是根据实施例的可由存储器接口的专用
NoC
使用的路由器的示图；图8是根据实施例的可用于带有专用
NoC
的存储器接口的桥电路的示图；图9是根据实施例的可用于支持用于存储器控制的虚拟通道的
NoC
路由器的逻辑示图；图
10
是根据实施例的示出通过存储器接口中的专用
NoC
的路由器的可能数据路径的逻辑示图；图
11
是根据实施例的带有配置成提供对多个核的访问的专用
NoC
的存储器接口的示图；图
12
是根据实施例的带有专用
NoC
的存储器接口的示图，所述专用
NoC
配置成通过采用缓冲器旁路提供宽的输入
/
输出
(I/O)
带宽；以及图
13
是根据实施例的用于将
NoC
路由器配置成执行缓冲器旁路的方法的流程图
。
具体实施方式
[0006]以下将描述一个或多个特定实施例
。
试图提供这些实施例的简明描述，并未在说明书中描述实际实现的所有特征
。
可理解，在任何这种实际实现的开发中，如在任何工程或设计项目中那样，必须做出大量特定于实现的决策以实现开发者的特定目标，诸如遵从与系统相关的和与商业相关的约束，这可能因实施而异
。
此外，可理解，这样的开发努力可能是复杂且耗时的，但是对于具有本公开益处的本领域技术人员来说，将只不过是常规的设计
、
制造和制作任务
。
[0007]当介绍本公开的各种实施例的元素时，冠词“一”、“一个”和“该”旨在表示存在一个或多个元素
。
术语“包含”、“包括”和“具有”旨在是包含性的，并且意味着可能存在除所列出的元素之外的额外元素
。
此外，应理解，对本公开的“一个实施例”或“实施例”的引用不旨在被解释为排除也结合了所叙述的特征的额外实施例的存在
。
此外，短语
A“基于”B
旨在表示
A
至少部分地基于
B。
此外，除非另有明确陈述，否则术语“或”旨在是包括性的
(
例如，逻辑或
(OR))
而不是排他性的
(
例如，逻辑异或
(XOR))。
换句话说，短语
A“或”B
旨在表示
A、B、
或
A
和
B
两者
。
[0008]可编程逻辑装置的高度灵活性质使它们非常适于加速许多计算任务
。
可编程逻辑装置越来越多地被用作机器学习
、
视频处理
、
语音识别
、
图像识别以及许多其它高度专业化的任务的加速器，具体来说是那些在处理器上运行的软件中会太慢或效率低的高度专业化的任务
。
随着可编程逻辑装置的大小和复杂性的增加，存在由可编程逻辑装置内实现的功能块
(
例如，加速器
、
处理器
、
协处理器
、
数字信号处理器
)
处理的数据量和数目的增加
。
由本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种电子装置，包括：高带宽存储器
HBM
装置；以及耦合到所述
HBM
装置的集成电路装置，所述集成电路装置包括：可编程逻辑；存储器控制器，所述存储器控制器通信地耦合到所述
HBM
装置并且可配置为从所述
HBM
装置接收数据；第一芯片上网络
NOC
，所述第一
NOC
耦合到所述存储器控制器并且可配置为从所述存储器控制器接收所述数据；以及第二
NOC
，所述第二
NOC
耦合到所述第一
NOC
并且可配置为从所述第一
NOC
接收所述数据并且将所述数据路由到所述可编程逻辑
。2.
如权利要求1所述的电子装置，其中，所述第一
NOC
的第一路由器可配置为将所述数据路由到所述第二
NOC
的第二路由器
。3.
如权利要求2所述的电子装置，其中，所述第一
NOC
的所述第一路由器包括端口的集合和交叉开关电路模块，所述交叉开关电路模块可配置为链接所述端口的集合中的端口
。4.
如权利要求3所述的电子装置，其中，所述第一
NOC
的所述第一路由器包括可配置成与所述可编程逻辑交换数据的第一端口和可配置成与所述
HBM
装置交换数据的第二端口
。5.
如权利要求1至4中任一项所述的电子装置，其中，所述存储器控制器包括设置在所述可编程逻辑与所述
HBM
装置的多个存储器通道之间的交叉开关
。6.
如权利要求1至4中任一项所述的电子装置，其中，所述集成电路装置包括多个处理核，其中所述多个处理核中的第一数据处理核可配置为通过所述第二
NOC
访问所述存储器控制器，并且其中所述多个处理核中的第二数据处理核可配置为通过耦合到所述第二
NOC
的第一路由器的直接互连来访问所述存储器控制器
。7.
如权利要求6所述的电子装置，其中，所述第一数据处理核包括数字信号处理
(DSP)
电路模块
、
精简指令集计算机
RISC
处理器核
、
高级
RISC
机器
(ARM)
处理器核或其组合
。8.
如权利要求1所述的电子装置，包括存储器接口，所述存储器接口包括虚拟通道，所述虚拟通道可配置为优先化所述数据的第一数据分组
。9.
如权利要求8所述的电子装置，其中，所述存储器接口可配置为根据高级可扩展接口
4(AXI4)
协议
、AXB
协议
、AXI
‑
精简版协议
、AXI
一致性拓展
(ACE)
协议
、Avalon
接口协议或其组合来操作
。10.
一种电子装置，包括：高带宽存储器
HBM
装置；以及耦合到所述
HBM
装置的集成电路装置，所述集成电路装置包括：可编程逻辑；多个处理核；存储器控制器，所述存储器控制器通信地耦合到所述
HBM
装置并且被配置为从所述
HBM
装置接收数据；以及第一芯片上网络
(NOC)
，所述第一
NOC
可配置为将所述集成电路装置通信地耦合到所述
HBM
装置
。11.
如权利要求
10
所述的电子装置，其中，所述集成电路装置包括第二
NOC
，所述第二
NOC
耦合到所述可编程逻辑并且可配置为：通过所述第二
NOC
的第二路由器从所述第一
NOC
的第一路由器接收数据；以及将所述数据传输到所述可编程逻辑或所述多个处理核中的一个或多个处理核
。12.
如权利要求
11
所述的电子装置，其中所述第一
NOC
包括采用水平配置的第一多个路由器，并且其中所述第二
NOC
包括采用垂直配置的第二多个路由器
。13.
如权利要求
10
至
12
中任一项所述的电子装置，其中，所述存储器控制器包括强化电路
。14.
如权利要求
10
至
12
中任一项所述的电子装置，其中，所述多个处理核包括数字处理器核
、
精简指令集计算机
RISC
处理器核
、
高级
RISC
机器
(ARM)
处理器核或其组合
。15.
一种电子装置，包括：高带宽存储器
HBM
装置；以及耦合到所述
HBM
装置的集成电路装置，所述集成电路装置包括：可编程逻辑；多个数据处理核；存储器控制器，所述存储器控制器通信地耦合到所述
HBM
装置并且被配置为从所述
HBM
装置接收数据；第一芯片上网络
NOC
，所述第一
NOC
可配置为将所述集成电路装置通信地耦合到所述
HBM
装置；以及第二
NOC
，所述第二
NOC
耦合到所述第一
NOC
并且可配置为从所述第一
NOC
接收数据分组并且将所述数据分组路由到所述可编程逻辑或者路由到所述多个数据处理核中的一个或多个
。16.
如权利要求
15
所述的电子装置，其中所述多个数据处理核包括数字处理核
、
精简指令集计算机
RISC
处理器核
、
高级
RISC
机器
(ARM)
处理器核或其组合
。17.
如权利要求
15
所述的电子装...

【专利技术属性】
技术研发人员：郑志学，王育颖，黄忠贤，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：