存储器读出电路，存储器内的数据运算方法及相关设备技术

本申请提供一种存储器读出电路，存储器内的数据运算方法及相关设备，涉及存储领域

【技术实现步骤摘要】
存储器读出电路
，
存储器内的数据运算方法及相关设备


[0001]本申请涉及存储设备领域，具体而言，涉及一种存储器读出电路，存储器内的数据运算方法及相关设备
。

技术介绍

[0002]CPU(Central Processing Unit
，中央处理器
)
包括控制器
、
存储器和运算单元，如存储器可以是
SARM(Static Random
‑
Access Memory
，静态随机存取存储器
)
，控制器会从存储器中获取数据并发送至运算单元进行处理
。
[0003]控制器从存储器中获取数据需要对存储器进行访问，再将从存储器读取的数据发送至运算单元进行运算，运算完成后，会将运算结果发送回存储器
。
访问存储器会耗费较多时间，使得运算单元的处理效率与获取数据的效率不匹配，运算单元性能无法充分利用，影响
CPU
的处理效率，同时，数据在存储器和运算单元之间的传输会造成较多的功耗
。

技术实现思路

[0004]有鉴于此，本申请旨在提供一种存储器读出电路，存储器内的数据运算方法及相关设备，以提高处理器对数据进行处理效率，降低数据处理的功耗
。
[0005]第一方面，本申请实施例提供一种存储器读出电路，包括：主体电路，被配置为与存储器的存储阵列连接，所述主体电路用于存入第一数据；逻辑运算单元，与所述主体电路连接，所述逻辑运算单元被配置为与所述存储阵列连接；所述逻辑运算单元用于将所述第一数据与从所述存储阵列读出的第二数据进行逻辑运算，并将运算结果作为新的第一数据存入所述主体电路，以覆盖所述主体电路中原有的所述第一数据；其中，所述主体电路还被配置为具有输出所述第一数据的能力
。
[0006]本申请实施例中，存储器读出电路包括逻辑运算单元，逻辑运算单元对数据进行逻辑运算，该存储器读出电路在配置为与存储器连接之后，可以对存储器中存储阵列输出的数据进行逻辑运算，减少将数据输出至外部设备进行运算的次数，由此，可以减少外部设备从存储阵列获取数据进行运算的频率，从而减少外部设备访问存储器获取数据耗费的时间，提高对数据的处理效率
。
同时，由于存储器读出电路可以对数据进行逻辑运算，即在存储器内可以进行逻辑运算，数据无需传输至存储器外部，提高对数据进行处理的效率，减少数据传输的路径，从而降低数据传输的功耗
。
此外，逻辑运算单元设置在存储器读出电路上，则控制器可以控制存储阵列中任意数据的读出，逻辑运算单元可以对从存储阵列读出的任意数据进行逻辑运算，而无需对存储阵列中的数据按序进行逻辑运算，由此，可以满足对不同数据进行逻辑运算的需求
。
逻辑运算单元还可以将运算结果作为第一数据存入主体电路，由此，存储器读出电路可以对数据进行串行运算，从而实现多个数据之间的逻辑运算
。
[0007]一实施例中，所述逻辑运算单元包括：多个逻辑运算模块，不同所述逻辑运算模块分别被配置为与所述存储阵列和所述主体电路连接；不同所述逻辑运算模块用于进行不同
类型的逻辑运算；多路选择器，包括控制端
、
输出端和多个输入端，各所述输入端分别与不同所述逻辑器件连接，所述输出端与所述主体电路连接；所述控制端被配置与所述控制模块连接
。
[0008]本申请实施例中，设置执行不同类型逻辑运算的逻辑运算模块，可以使得逻辑运算单元能够实现不同的逻辑运算，设置多路选择器，并将多个输入端分别与不同逻辑运算模块单元，多路选择器可以根据控制模块的控制，输出所需的运算结果
。
由此，逻辑运算单元可以实现不同的逻辑运算，同时输出任意逻辑运算的运算结果的需求
。
[0009]一实施例中，所述多个逻辑运算模块包括执行与非运算
、
或运算
、
与运算
、
异或运算
、
同或运算
、
或非运算中的至少之一的运算模块
。
[0010]本申请实施例中，多个逻辑运算模块包括执行与非运算
、
或运算
、
与运算
、
异或运算
、
同或运算
、
或非运算中的至少之一的运算模块，可以使得逻辑运算单元至少进行一种运算，减少数据传输至存储器外部进行运算的频率，提高数据处理的效率，减少数据传输的功耗
。
[0011]一实施例中，所述逻辑运算模块包括执行与非运算的第一运算模块；所述第一运算模块包括第一与非门电路，所述第一与非门电路的输入端分别与所述存储阵列和所述主体电路连接，所述第一与非门电路的输出端与所述多路选择器的第一输入端连接
。
[0012]本申请实施例中，设置第一与非门电路，可以使得逻辑运算单元可以对存储阵列输出的数据进行与非运算，满足对数据进行与非运算的需求，减少外部设备访问存储器获取数据进行与非运算的频率，从而提高对数据进行处理的效率
。
[0013]一实施例中，所述逻辑运算模块还包括执行与运算的第二运算模块，所述第二运算模块包括第一反相器和所述第一与非门电路；所述第一与非门电路的输出端还与所述第一反相器的输入端连接，所述第一反相器的输出端与所述多路选通器的第二输入端连接
。
[0014]本申请实施例中，在第二运算模块中设置第一反相器和第一与非门电路，并将第一与非门电路的输出端还与第一反相器的输入端连接，由此，第二运算模块可以对数据执行与运算，满足对数据进行与运算的需求，减少外部设备访问存储器获取数据进行与运算的频率，从而提高对数据进行处理的效率
。
[0015]一实施例中，所述主体电路包括第一输出端和第二输出端，所述第一数据包括数据
A
和数据所述数据
A
和所述数据构成差分信号，所述第一输出端用于输出所述数据
A
，所述第二输出端用于输出所述数据所述存储阵列包括所述第三输出端和第四输出端，所述第二数据包括数据
B
和数据所述数据
B
和所述数据构成差分信号，所述第三输出端用于输出所述数据
B
，所述第四输出端用于输出所述数据所述第一与非门电路的输入端分别与所述第一输出端和所述第三输出端连接；所述逻辑运算模块还包括执行或运算的第三运算模块，所述第三运算模块包括第二与非门；所述第二与非门电路的输入端分别与所述第二输出端和所述第四输出端连接；所述第二与非门电路的输出端与所述多路选择器的第三输入端连接
。
[0016]首先，在逻辑运算中，两个数据的非运算结果进行与非运算，得到的运算结果为或运算结果
。
而在本申请实施例中，第一数据和第二数据均包括差分信号，由此，可以在第二运算模块中设置第二与非门电路，使得第二与非门电路可以直接对本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种存储器读出电路，其特征在于，包括：主体电路，被配置为与存储器的存储阵列连接，所述主体电路用于存入第一数据；逻辑运算单元，与所述主体电路连接，所述逻辑运算单元被配置为与所述存储阵列连接；所述逻辑运算单元用于将所述第一数据与从所述存储阵列读出的第二数据进行逻辑运算，并将运算结果作为新的第一数据存入所述主体电路，以覆盖所述主体电路中原有的所述第一数据；其中，所述主体电路还被配置为具有输出所述第一数据的能力
。2.
根据权利要求1所述的存储器读出电路，其特征在于，所述逻辑运算单元包括：多个逻辑运算模块，不同所述逻辑运算模块分别被配置为与所述存储阵列和所述主体电路连接；不同所述逻辑运算模块用于进行不同类型的逻辑运算；多路选择器，包括控制端
、
输出端和多个输入端，各所述输入端分别与不同所述逻辑运算模块连接，所述输出端与所述主体电路连接；所述控制端被配置与所述控制模块连接
。3.
根据权利要求2所述的存储器读出电路，其特征在于，所述多个逻辑运算模块包括执行与非运算
、
或运算
、
与运算
、
异或运算
、
同或运算
、
或非运算中的至少之一的运算模块
。4.
根据权利要求3所述的存储器读出电路，其特征在于，所述逻辑运算模块包括执行与非运算的第一运算模块；所述第一运算模块包括第一与非门电路，所述第一与非门电路的输入端分别与所述存储阵列和所述主体电路连接，所述第一与非门电路的输出端与所述多路选择器的第一输入端连接
。5.
根据权利要求4所述的存储器读出电路，其特征在于，所述逻辑运算模块还包括执行与运算的第二运算模块，所述第二运算模块包括第一反相器和所述第一与非门电路；所述第一与非门电路的输出端还与所述第一反相器的输入端连接，所述第一反相器的输出端与所述多路选通器的第二输入端连接
。6.
根据权利要求4或5所述的存储器读出电路，其特征在于，所述主体电路包括第一输出端和第二输出端，所述第一数据包括数据
A
和数据所述数据
A
和所述数据构成差分信号，所述第一输出端用于输出所述数据
A
，所述第二输出端用于输出所述数据所述存储阵列包括第三输出端和第四输出端，所述第二数据包括数据
B
和数据所述数据
B
和所述数据构成差分信号，所述第三输出端用于输出所述数据
B
，所述第四输出端用于输出所述数据所述第一与非门电路的输入端分别与所述第一输出端和所述第三输出端连接；所述逻辑运算模块还包括执行或运算的第三运算模块，所述第三运算模块包括第二与非门电路；所述第二与非门电路的输入端分别与所述第二输出端和所述第四输出端连接；所述第二与非门电路的输出端...

【专利技术属性】
技术研发人员：陈泽翔，
申请(专利权)人：海光信息技术苏州有限公司，
类型：发明
国别省市：