熔丝电路及熔丝阵列信号传输方法技术

本公开实施例提供一种熔丝电路，其包括：熔丝单元阵列，根据接收的第一使能信号对所述熔丝单元阵列进行操作；地址信号产生模块，与所述熔丝单元阵列耦接，

【技术实现步骤摘要】
熔丝电路及熔丝阵列信号传输方法


[0001]本公开涉及集成电路领域，尤其涉及一种熔丝电路及熔丝阵列信号传输方法
。

技术介绍

[0002]基于
Anti
‑
fuse(
反熔丝
)
技术的一次可编程器件被广泛应用于各类芯片中，例如
DRAM(Dynamic Random Access Memory
，动态随机存取存储器
)
芯片中利用反熔丝可编程器件可以存储具有缺陷的存储单元地址信息，进而实现冗余替换
(
包括行替换和列替换
)
；也可以通过对反熔丝可编程器件进行编程，进而实现对芯片内部各种参数
(
例如电压
、
电流
、
频率
…
)
的精确修调
。
在芯片上电启动时，反熔丝可编程器件中存储的信息会通过内置的传输电路进行发送并锁存在需要用到的地方
。
[0003]目前，对特定地址的熔丝单元寻址需要用到多个芯片管脚，例如若熔丝单元阵列
(cell array)
的内部由
16*16
的子阵列构成的话，那么仅仅是子阵列
(sub array)
就需要
4bit
的行地址信号
(XADD)
和
4bit
的列地址信号
(YADD)
，而每个行地址信号与列地址信号均需要通过芯片管脚输入，则若要实现寻址功能，需要足够多数目的芯片管脚
。
由于芯片需要设置数量庞大的芯片管脚，则无法满足芯片小型化的需求
。

技术实现思路

[0004]本公开所要解决的技术问题是，提供一种熔丝电路及熔丝阵列信号传输方法
。
[0005]为了解决上述问题，本公开提供了一种熔丝电路，其包括：熔丝单元阵列，根据接收的第一使能信号对所述熔丝单元阵列进行操作；地址信号产生模块，与所述熔丝单元阵列耦接，
N
个预设信号以串行方式输入至所述地址信号产生模块，并以并行方式输出目标信号，所述预设信号至少包括熔丝行地址信号和熔丝列地址信号，以对熔丝单元阵列中预设的熔丝单元进行寻址
。
[0006]在一实施例中，所述预设信号还包括熔丝子单元行地址信号
、
熔丝子单元列地址信号
、
熔丝分组地址信号
。
[0007]在一实施例中，所述预设信号还包括熔丝操作模式命令信号
。
[0008]在一实施例中，所述地址信号产生模块包括串并转换模块，所述串并转换模块包括
N
个触发器级联的移位寄存器，第一级触发器的第一输入端接收多个所述串行方式输入的预设信号，每一级触发器的输出端对应输出中间信号
。
[0009]在一实施例中，所述串并转换模块还包括第
N+1
个触发器，构成
N+1
个触发器级联的移位寄存器，在
N
个所述预设信号之前设置有启动信号，所述启动信号作为第一个信号输入至所述第一级触发器的第一输入端，并经第
N+1
级触发器的输出端对应输出所述第一使能信号
。
[0010]在一实施例中，所述串并转换模块还包括第
N+1
个及第
N+2
个触发器，构成
N+2
个触发器级联的移位寄存器，在
N
个所述预设信号之前设置有启动信号，所述启动信号作为第一个信号输入至所述第一级触发器的第一输入端，并经第
N+2
级触发器的输出端对应输出所
述第一使能信号，
N
个所述预设信号经第一级至第
N
级触发器输出端对应输出所述中间信号
。
[0011]在一实施例中，第
N+2
级触发器包括两个级联的第一锁存器及第二锁存器，所述第一锁存器输出端对应输出第二使能信号，所述第二锁存器输出端对应输出所述第一使能信号
。
[0012]在一实施例中，所述熔丝电路还包括时钟信号产生模块，所述时钟信号产生模块对移位时钟信号及所述第二使能信号的取反信号进行逻辑运算，且所述时钟信号产生模块的输出信号作为所述串并转换模块的时钟信号
。
[0013]在一实施例中，还包括复位信号，每一级所述触发器的第二输入端均接收复位信号，以对所述移位寄存器进行复位
。
[0014]在一实施例中，所述复位信号的开始时间与所述熔丝单元阵列操作的时间对应，当结束对熔丝单元阵列的操作后，所述复位信号有效，复位所述移位寄存器
。
[0015]在一实施例中，所述地址信号产生模块还包括解码模块，所述解码模块包括多个解码电路，所述解码电路对所述中间信号解码，形成所述目标信号，所述熔丝电路根据所述目标信号对所述熔丝单元阵列中预设的熔丝单元进行寻址
。
[0016]在一实施例中，多个所述解码电路根据所述预设信号的排序对所述中间信号进行选择性接收及解码，并输出与所述预设信号对应的目标信号
。
[0017]在一实施例中，所述解码电路包括多个逻辑门电路，所述逻辑门电路对所述中间信号及所述中间信号的取反信号进行逻辑运算，获得所述目标信号
。
[0018]在一实施例中，所述逻辑门电路包括：第一与非门电路，所述第一与非门电路的使能端接收使能信号，所述第一与非门电路的第一输入端接收第一中间信号或者第一中间信号的取反信号，所述第一与非门电路的第二输入端接收第二中间信号或者第二中间信号的取反信号，所述第一与非门电路的输出端输出第一信号；第二与非门电路，所述第二与非门电路的使能端接收所述使能信号，所述第二与非门电路的第一输入端接收第三中间信号或者第三中间信号的取反信号，所述第二与非门电路的第二输入端接收第四中间信号或者第四中间信号的取反信号，所述第二与非门电路的输出端输出第二信号；或非门电路，所述或非门电路的第一输入端接收所述第一信号，所述或非门电路的第二输入端接收第二信号，所述或非门电路的输出端输出所述目标信号
。
[0019]在一实施例中，所述逻辑门电路还包括偶数个反相器串联而成的反相器组，所述或非门电路的输出端连接所述反相器组的输入端，所述反相器组的输出信号作为所述目标信号
。
[0020]本公开实施例还提供一种熔丝阵列信号传输方法，其包括：
N
个预设信号以串行方式输入，并以并行方式输出目标信号，所述预设信号至少包括熔丝行地址信号和熔丝列地址信号，以对熔丝单元阵列中预设的熔丝单元进行寻址
。
[0021]在一实施例中，所述预设信号还包括熔丝操作模式命令信号
。
[0022]在一实施例中，还包括启动信号，所述启动信号作为第一个输入信号与
N
个所述预设信号本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种熔丝电路，其特征在于，包括：熔丝单元阵列，根据接收的第一使能信号对所述熔丝单元阵列进行操作；地址信号产生模块，与所述熔丝单元阵列耦接，
N
个预设信号以串行方式输入至所述地址信号产生模块，并以并行方式输出目标信号，所述预设信号至少包括熔丝行地址信号和熔丝列地址信号，以对熔丝单元阵列中预设的熔丝单元进行寻址
。2.
根据权利要求1所述的熔丝电路，其特征在于，所述预设信号还包括熔丝子单元行地址信号
、
熔丝子单元列地址信号
、
熔丝分组地址信号
。3.
根据权利要求1所述的熔丝电路，其特征在于，所述预设信号还包括熔丝操作模式命令信号
。4.
根据权利要求1所述的熔丝电路，其特征在于，所述地址信号产生模块包括串并转换模块，所述串并转换模块包括
N
个触发器级联的移位寄存器，第一级触发器的第一输入端接收多个所述串行方式输入的预设信号，每一级触发器的输出端对应输出中间信号
。5.
根据权利要求4所述的熔丝电路，其特征在于，所述串并转换模块还包括第
N+1
个触发器，构成
N+1
个触发器级联的移位寄存器，在
N
个所述预设信号之前设置有启动信号，所述启动信号作为第一个信号输入至所述第一级触发器的第一输入端，并经第
N+1
级触发器的输出端对应输出所述第一使能信号
。6.
根据权利要求4所述的熔丝电路，其特征在于，所述串并转换模块还包括第
N+1
个及第
N+2
个触发器，构成
N+2
个触发器级联的移位寄存器，在
N
个所述预设信号之前设置有启动信号，所述启动信号作为第一个信号输入至所述第一级触发器的第一输入端，并经第
N+2
级触发器的输出端对应输出所述第一使能信号，
N
个所述预设信号经第一级至第
N
级触发器输出端对应输出所述中间信号
。7.
根据权利要求6所述的熔丝电路，其特征在于，第
N+2
级触发器包括两个级联的第一锁存器及第二锁存器，所述第一锁存器输出端对应输出第二使能信号，所述第二锁存器输出端对应输出所述第一使能信号
。8.
根据权利要求7所述的熔丝电路，其特征在于，所述熔丝电路还包括时钟信号产生模块，所述时钟信号产生模块对移位时钟信号及所述第二使能信号的取反信号进行逻辑运算，且所述时钟信号产生模块的输出信号作为所述串并转换模块的时钟信号
。9.
根据权利要求4所述的熔丝电路，其特征在于，还包括复位信号，每一级所述触发器的第二输入端均接收复位信号，以对所述移位寄存器进行复位
。10.
根据权利要求9所述的熔丝电路，其特征在于，所述复位信号的开始时间与所述熔丝单元阵列操作的时间对应，当结束对熔丝单元阵列的操作后，所述复位信号有效，复位所述移位寄存器
。11.
根据权利要求4所述的熔丝电路，其特征在于，所述地址信号产生模块还包括解码模块，所述解码模块包括多个解码电路，所述解码电路对所述中...

【专利技术属性】
技术研发人员：季汝敏，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：