一种半导体结构及其形成方法技术

本公开实施例提供一种半导体结构及其形成方法，其中，所述方法包括：提供叠层结构，所述叠层结构形成于具有阵列区域和外围区域的基底表面；在所述叠层结构上依次形成缓冲层和掩膜层；其中，位于所述阵列区域的掩膜层具有第一图案；通过所述掩膜层依次刻蚀所述缓冲层和所述叠层结构，以将所述第一图案转移至所述叠层结构中；刻蚀去除所述掩膜层，直至暴露出所述外围区域表面的缓冲层，以形成所述半导体结构

【技术实现步骤摘要】
一种半导体结构及其形成方法


[0001]本公开涉及半导体
，涉及但不限于一种半导体结构及其形成方法
。

技术介绍

[0002]当前，为提高半导体结构中电容的容量，电容往往会具有很高的深宽比，因此，要通过干法刻蚀形成具有较高高度的电容，高深宽比的掩膜层成为必然要求
。
[0003]然而，在采用高深宽比的掩膜层形成高深宽比的电容后，高深宽比的掩膜层的去除却变得十分困难
。
例如，在使用干法刻蚀工艺清除掩膜层时，往往会兼顾已经形成的电容结构
(cell container profiler)
不变，因此，容易造成掩膜层或者掩膜层氧化物的残留，同时还会造成电容顶部材料的损伤，影响电容下电极材料的沉积，使得所形成的半导体结构的良率降低
。

技术实现思路

[0004]有鉴于此，本公开实施例提供一种半导体结构及其形成方法
。
[0005]第一方面，本公开实施例提供一种半导体结构的形成方法，包括：
[0006]提供叠层结构，所述叠层结构形成于具有阵列区域和外围区域的基底表面；
[0007]在所述叠层结构上依次形成缓冲层和掩膜层；其中，位于所述阵列区域的掩膜层具有第一图案；
[0008]通过所述掩膜层依次刻蚀所述缓冲层和所述叠层结构，以将所述第一图案转移至所述叠层结构中；
[0009]刻蚀去除所述掩膜层，直至暴露出所述外围区域表面的缓冲层，以形成所述半导体结构
。
[0010]在一些实施例中，所述缓冲层的厚度为
99
～
152
纳米
。
[0011]在一些实施例中，通过所述掩膜层依次刻蚀所述缓冲层和所述叠层结构的过程中，所述缓冲层相对于所述掩膜层的刻蚀选择比大于等于
8。
[0012]在一些实施例中，在刻蚀去除所述掩膜层，直至暴露出所述外围区域表面的缓冲层的过程中，所述掩膜层相对于所述缓冲层的刻蚀选择比大于等于
5。
[0013]在一些实施例中，所述叠层结构包括由下至上依次堆叠的第一支撑层
、
第一牺牲层
、
第二支撑层
、
第二牺牲层和第三支撑层；通过所述掩膜层依次刻蚀所述缓冲层和所述叠层结构，以将所述第一图案转移至所述叠层结构中，包括：
[0014]通过所述掩膜层依次刻蚀所述缓冲层
、
所述第三支撑层
、
所述第二牺牲层
、
所述第二支撑层和部分厚度的所述第一牺牲层，以将所述第一图案转移至所述缓冲层和部分所述叠层结构中
。
[0015]在一些实施例中，位于所述外围区域的掩膜层中具有第二图案；
[0016]其中，所述第一图案的图案密度大于所述第二图案的图案密度
。
[0017]在一些实施例中，所述第一图案包括电容孔图案；所述基底至少包括与所述电容
孔图案对应的接触结构；
[0018]在刻蚀去除所述掩膜层，直至暴露出所述外围区域表面的缓冲层之后，所述半导体结构的形成方法还包括：
[0019]刻蚀剩余的所述第一牺牲层和所述第一支撑层，直至暴露出所述接触结构，以在所述叠层结构中形成多个电容孔和位于相邻两个电容孔之间的刻蚀柱，其中，所述缓冲层和所述第一牺牲层之间的刻蚀选择比大于等于
1。
[0020]在一些实施例中，所述方法还包括：在形成所述多个电容孔的同时，去除所述缓冲层
。
[0021]在一些实施例中，所述方法还包括：
[0022]在所述电容孔的内壁和所述刻蚀柱的表面形成第一电极层；
[0023]依次去除所述刻蚀柱中的第二牺牲层和所述刻蚀柱中的第一牺牲层；
[0024]在所述第一电极层的表面依次沉积电介质层和第二电极层，形成电容结构
。
[0025]在一些实施例中，所述依次去除所述刻蚀柱中的第二牺牲层和所述刻蚀柱中的第一牺牲层，包括：
[0026]在具有所述第一电极层的电容孔和具有所述第一电极层的刻蚀柱的表面形成封口掩膜层；其中，所述封口掩膜层暴露出部分第一电极层；
[0027]通过所述封口掩膜层，刻蚀去除部分所述第一电极层，暴露出部分所述第三支撑层；
[0028]在暴露出的所述第三支撑层中形成第一开口；
[0029]通过所述第一开口去除所述第二牺牲层，暴露出部分所述第二支撑层；
[0030]在暴露出的所述第二支撑层中形成第二开口；通过所述第二开口去除所述第一牺牲层
。
[0031]在一些实施例中，所述方法还包括：在所述电容孔内沉积电极材料形成第一电极层；其中，所述电极材料充满所述电容孔；
[0032]在所述第一电极层的表面依次沉积电介质层和第二电极层，形成电容结构
。
[0033]在一些实施例中，所述基底还包括用于隔离所述接触结构的绝缘层；
[0034]其中，所述第一支撑层相对于所述绝缘层的刻蚀选择比大于等于
10。
[0035]第二方面，本公开实施例提供一种半导体结构，所述半导体结构通过上述半导体结构的形成方法形成，所述半导体结构至少包括：基底和电容结构；
[0036]其中，所述基底包括接触结构；
[0037]所述电容结构位于所述基底的表面，且所述电容结构与所述接触结构相接触
。
[0038]在一些实施例中，所述电容结构至少包括第一支撑层；所述基底还包括用于隔离所述接触结构的绝缘层；
[0039]其中，所述第一支撑层相对于所述绝缘层的刻蚀选择比大于等于
10。
[0040]在一些实施例中，所述半导体结构还包括：晶体管；所述晶体管包括栅极
、
源极和漏极；所述基底还包括字线和位线；
[0041]其中，所述栅极与所述字线连接，所述漏极或所述源极与所述位线连接，所述源极或者所述漏极与所述接触结构连接
。
[0042]本公开实施例提供的半导体结构及其形成方法，通过在叠层结构和掩膜层之间增
加了缓冲层，改善阵列区域和外围区域上的掩膜层由于刻蚀负载问题产生的台阶差，避免叠层结构的损伤和掩膜层的残留，减少阵列区域周围氧化物残留的问题，方便后续的工艺进程，提高了半导体结构的制备良率
。
此外，本公开实施例还可以避免清洗的过程中底部支撑材料的损失，形成弯曲形轮廓，进而不会导致后续形成的电容短路，提升了半导体结构的良率
。
另外，通过本公开实施例提供的半导体结构的形成方法能够形成具有较高高度
、
较高深宽比和较大容量的电容
。
附图说明
[0043]在附图
(
其不一定是按比例绘制的
)
中，相似的附图标记可在不同的视图中描述相似的部件
。
具有不同字母后缀的相似附图标记可表示相似部件的不同示例...

【技术保护点】

【技术特征摘要】
1.
一种半导体结构的形成方法，其特征在于，包括：提供叠层结构，所述叠层结构形成于具有阵列区域和外围区域的基底表面；在所述叠层结构上依次形成缓冲层和掩膜层；其中，位于所述阵列区域的掩膜层具有第一图案；通过所述掩膜层依次刻蚀所述缓冲层和所述叠层结构，以将所述第一图案转移至所述叠层结构中；刻蚀去除所述掩膜层，直至暴露出所述外围区域表面的缓冲层，以形成所述半导体结构
。2.
根据权利要求1所述的方法，其特征在于，所述缓冲层的厚度为
99
～
152
纳米
。3.
根据权利要求1所述的方法，其特征在于，通过所述掩膜层依次刻蚀所述缓冲层和所述叠层结构的过程中，所述缓冲层相对于所述掩膜层的刻蚀选择比大于等于
8。4.
根据权利要求1至3任一项所述的方法，其特征在于，在刻蚀去除所述掩膜层，直至暴露出所述外围区域表面的缓冲层的过程中，所述掩膜层相对于所述缓冲层的刻蚀选择比大于等于
5。5.
根据权利要求4所述的方法，其特征在于，所述叠层结构包括由下至上依次堆叠的第一支撑层
、
第一牺牲层
、
第二支撑层
、
第二牺牲层和第三支撑层；通过所述掩膜层依次刻蚀所述缓冲层和所述叠层结构，以将所述第一图案转移至所述叠层结构中，包括：通过所述掩膜层依次刻蚀所述缓冲层
、
所述第三支撑层
、
所述第二牺牲层
、
所述第二支撑层和部分厚度的所述第一牺牲层，以将所述第一图案转移至所述缓冲层和部分所述叠层结构中
。6.
根据权利要求1至3任一项所述的方法，其特征在于，位于所述外围区域的掩膜层中具有第二图案；其中，所述第一图案的图案密度大于所述第二图案的图案密度
。7.
根据权利要求5所述的方法，其特征在于，所述第一图案包括电容孔图案；所述基底至少包括与所述电容孔图案对应的接触结构；在刻蚀去除所述掩膜层，直至暴露出所述外围区域表面的缓冲层之后，所述半导体结构的形成方法还包括：刻蚀剩余的所述第一牺牲层和所述第一支撑层，直至暴露出所述接触结构，以在所述叠层结构中形成多个电容孔和位于相邻两个电容孔之间的刻蚀柱，其中，所述缓冲层相对于所述第一牺牲层的刻蚀选择比大于等于
1。8.
根据权利要求7所述的方法，其特征在于，所述方法还包括：在形成所述多个...

【专利技术属性】
技术研发人员：周刘涛，潘烁，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：