一种基于制造技术

本发明专利技术公开了一种基于

【技术实现步骤摘要】
一种基于AXI接口的交叉存取系统


[0001]本专利技术涉及数据存储
，尤其涉及一种基于
AXI
接口的交叉存取系统
。

技术介绍

[0002]随着芯片技术的发展，系统对于片内大型高速存储系统的要求越来越高
。
在现有技术中，
AXI
接口可以直接对
RAM
发起访问
。
当多个
AXI
接口的多个读写通道同时对一片
RAM
（
Random Access Memory
，随机存取存储器）发起随机读写访问时，由于同一个
RAM
接口在同一个时刻只能做数据写入或数据读出的一种操作，因此读写访问会出现大量的冲突，大大降低
RAM
的读写速率
。

技术实现思路

[0003]本专利技术提供了一种基于
AXI
接口的交叉存取系统，能够实现
RAM
的交叉存取，减少多通道读写数据在同一个
RAM
接口的碰撞，从而提高交叉存取系统的访问效率
。
[0004]根据本专利技术的一方面，提供了一种基于
AXI
接口的交叉存取系统，包括多个
AXI
端口模块
、
仲裁模块以及
RAM
模块；
RAM
模块中包括多个
RAM slice
（随机存取存储器切片）模块，每个
RAM slice
模块中包括按照同一编号规则进行编号的相同数量的存储块，不同
RAM slice
模块中相同编号的存储块组成同一存储块集合；
AXI
端口模块，用于将数据读写命令拆分为多个读写子命令，并确定与每个读写子命令对应的映射地址，以及，将携带映射地址的各读写子命令发送至仲裁模块；仲裁模块，用于在每个时间节拍下，确定出与每个当前读写子命令分别对应的存储块集合；如果第一存储块集合仅对应唯一当前读写子命令，则将唯一当前读写子命令作为目标子命令下发至
RAM
模块；如果第二存储块集合对应多个当前读写子命令，则从多个当前读写子命令仲裁出目标子命令下发至
RAM
模块；
RAM
模块，用于通过与各目标子命令分别对应的存储块集合，执行各目标子命令
。
[0005]可选的，
AXI
端口模块中包括
AW
（写地址）通道
FIFO
（
First Input First Output
，先进先出队列）存储器
、AW
通道协议转化单元以及
AW
通道哈希转换单元；
AW
通道
FIFO
存储器用于存储
AW
通道发送的写命令，并将写命令发送至
AW
通道协议转化单元中；
AW
通道协议转化单元用于将
AW
通道
FIFO
存储器发送的
AXI
协议的写命令拆分为多个
RAM
接口协议的写子命令，并在确定满足第一指令发送条件时，将写子命令发送至
AW
通道哈希转换单元中；
AW
通道哈希转换单元用于根据哈希算法对各写子命令的地址进行离散化处理，获取各写子命令的映射地址，并将携带映射地址的各写子命令发送至仲裁模块进行缓存
。
[0006]可选的，
AXI
端口模块中还包括
AR
（读地址）通道
FIFO
存储器
、AR
通道协议转化单元以及
AR
通道哈希转换单元；
AR
通道
FIFO
存储器用于存储
AR
通道发送的读命令，并将读命令发送至
AR
通道协议
转化单元中；
AR
通道协议转化单元用于将
AR
通道
FIFO
存储器发送的
AXI
协议的读命令拆分为多个
RAM
接口协议的读子命令，并在确定满足第二指令发送条件时，将读子命令发送至
AR
通道哈希转换单元中；
AR
通道哈希转换单元用于根据哈希算法对各读子命令的地址进行离散化处理，获取各读子命令的映射地址，并将携带映射地址的各读子命令发送至仲裁模块进行缓存
。
[0007]可选的，
AXI
端口模块中还包括写通道数据
FIFO
存储器以及返回数据
FIFO
存储器；写通道数据
FIFO
存储器用于将写通道的写数据发送至
AW
通道协议转化单元中；其中，写通道的写数据与
AW
通道发送的写命令一一对应；返回数据
FIFO
存储器用于当仲裁模块成功缓存携带映射地址的各写子命令时，接收并存储仲裁模块返回的响应数据
。
[0008]可选的，仲裁模块中包括多个写子命令缓存单元以及读子命令缓存单元；写子命令缓存单元用于接收并缓存与其匹配的
AXI
端口模块发送的携带映射地址的各写子命令；读子命令缓存单元用于接收并缓存与其匹配的
AXI
端口模块发送的携带映射地址的各读子命令
。
[0009]可选的，仲裁模块中还包括多个写子命令地址译码单元以及读子命令地址译码单元；写子命令地址译码单元用于在每个时间节拍下，在与其匹配的写子命令缓存单元中获取当前写子命令的映射地址，并根据当前写子命令的映射地址的指定地址位确定与当前写子命令对应的存储块集合；读子命令地址译码单元用于在每个时间节拍下，在与其匹配的读子命令缓存单元中获取当前读子命令的映射地址，并根据当前读子命令的映射地址的指定地址位确定与当前读子命令对应的存储块集合
。
[0010]可选的，仲裁模块中还包括多个循环调度仲裁器；每个循环调度仲裁器分别与
RAM
模块中的一个存储块集合相匹配；循环调度仲裁器，用于当确定与其相匹配的存储块集合对应多个当前读写子命令时，在各当前读写子命令中确定当前待处理的目标子命令
。
[0011]可选的，写子命令缓存单元还用于当目标子命令属于与其匹配的
AXI
端口模块发送的写子命令时，将目标子命令下发至
RAM
模块；读子命令缓存单元还用于当目标子命令属于与其匹配的
AXI
端口模块发送的读子命令时，将目标子命令下发至
RAM
模块
。
[0012]可选的，每个
RAM slice
模块分别处理目标子命令中指定位宽范围的数据；
RAM slice
模块具体用于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1. 一种基于
AXI
接口的交叉存取系统，其特征在于，包括多个
AXI
端口模块
、
仲裁模块以及
RAM
模块；
RAM
模块中包括多个
RAM slice
模块，每个
RAM slice
模块中包括按照同一编号规则进行编号的相同数量的存储块，不同
RAM slice
模块中相同编号的存储块组成同一存储块集合；
AXI
端口模块，用于将数据读写命令拆分为多个读写子命令，并确定与每个读写子命令对应的映射地址，以及，将携带映射地址的各读写子命令发送至仲裁模块；仲裁模块，用于在每个时间节拍下，确定出与每个当前读写子命令分别对应的存储块集合；如果第一存储块集合仅对应唯一当前读写子命令，则将唯一当前读写子命令作为目标子命令下发至
RAM
模块；如果第二存储块集合对应多个当前读写子命令，则从多个当前读写子命令仲裁出目标子命令下发至
RAM
模块；
RAM
模块，用于通过与各目标子命令分别对应的存储块集合，执行各目标子命令
。2.
根据权利要求1所述的系统，其特征在于，
AXI
端口模块中包括写地址
AW
通道
FIFO
存储器
、AW
通道协议转化单元以及
AW
通道哈希转换单元；
AW
通道
FIFO
存储器用于存储
AW
通道发送的写命令，并将写命令发送至
AW
通道协议转化单元中；
AW
通道协议转化单元用于将
AW
通道
FIFO
存储器发送的
AXI
协议的写命令拆分为多个
RAM
接口协议的写子命令，并在确定满足第一指令发送条件时，将写子命令发送至
AW
通道哈希转换单元中；
AW
通道哈希转换单元用于根据哈希算法对各写子命令的地址进行离散化处理，获取各写子命令的映射地址，并将携带映射地址的各写子命令发送至仲裁模块进行缓存
。3.
根据权利要求2所述的系统，其特征在于，
AXI
端口模块中还包括读地址
AR
通道
FIFO
存储器
、AR
通道协议转化单元以及
AR
通道哈希转换单元；
AR
通道
FIFO
存储器用于存储
AR
通道发送的读命令，并将读命令发送至
AR
通道协议转化单元中；
AR
通道协议转化单元用于将
AR
通道
FIFO
存储器发送的
AXI
协议的读命令拆分为多个
RAM
接口协议的读子命令，并在确定满足第二指令发送条件时，将读子命令发送至
AR
通道哈希转换单元中；
AR
通道哈希转换单元用于根据哈希算法对各读子命令的地址进行离散化处理，获取各读子命令的映射地址，并将携带映射地址的各读子命令发送至仲裁模块...

【专利技术属性】
技术研发人员：强鹏，
申请(专利权)人：太初无锡电子科技有限公司，
类型：发明
国别省市：