【技术实现步骤摘要】
本专利技术涉及集成电路，具体涉及一种异步fifo电路。
技术介绍
1、异步信号的处理在芯片设计中较为普遍，通常分为单bit信号和多bit信号的跨时钟域处理，其中，多bit信号跨时钟域处理通常采用异步fifo(first-input-first-output，先进先出)。
2、异步fifo可分为普通型和fwft(first-word-fall-through)型，普通型在读使能的下一拍才输出读数据，对非连续的读取逻辑存在额外的等待时间影响性能，而fwft型在读使能的当拍读数据就直接输出，无需额外的等待时间，读使能只用于提前变换好读指针，对性能很友好。
3、异步fifo单元的数据存储单元若使用双口sram，其数据读出要在下一拍才能输出；异步fifo单元的数据存储单元若使用寄存器堆，虽为fwft型，但读数据是以写时钟域的寄存器的方式输出的，因此是跨时钟域使用。因读时钟自身存在抖动(skew)，读时钟域的后续电路要想可靠的采集到读数据，就要进行严格的时序约束，否则很有可能造成功能紊乱，又因为读时钟域的后续电路往往分散复杂，找到各个采样节点自然变得复杂，时序约束条件撰写存在困难，因此急需一种可以在读使能当拍读出数据且读时钟具有单独的寄存器的异步fifo电路。
技术实现思路
1、有鉴于此，本专利技术提供了一种异步fifo电路，以解决当拍读出数据时读时钟存在抖动导致读数据不可靠的问题。该技术方案如下：
2、提供了一种异步fifo电路，包括：读空信号端和读操作信
3、上述方案，通过设置当拍读出单元，使得异步fifo单元既可以在数据由读空变为非读空的当拍输出读数据，又可以在其他正常情况下输出当拍的读数据，且不存在跨时钟域采样不稳定问题，提高了写时钟域的数据向读时钟域传递的实时性和准确性。
4、在一种可能的实现方式中，所述异步fifo单元包括数据存储单元；所述数据存储单元包括写指针、写输入端、写使能端、写时钟端、读指针、读使能端、读时钟端以及读输出端；所述写指针用于指向待写数据位；所述读指针用于指向待读数据位；所述写输入端用于输入待写数据位的数据；所述读输出端用于输出待读数据位的数据所述写时钟端用于输入写时钟信号；所述读时钟端用于输入读时钟信号。
5、上述方案，进一步限定了异步fifo单元的数据存储单元，细化了方案，使得方案更加明确。
6、在一种可能的实现方式中，所述数据存储单元为双口静态读写存储器。
7、上述方案，进一步限定了数据存储单元具体采用了双口静态读写存储器，细化了方案，使得方案更为明确。
8、在一种可能的实现方式中，所述数据存储单元包括寄存器堆以及读寄存器；所述寄存器堆包括写输入端、写使能端、写时钟端以及数据输出端，所述读寄存器包括数据输入端、读输出端、读使能端以及读时钟端；
9、所述读寄存器的数据输入端连接至所述寄存器堆的数据输出端；所述读使能端用于在高电平时将寄存器堆中读指针指向的数据寄存到读寄存器。
10、上述方案，进一步限定了数据存储单元由寄存器堆和读寄存器共同组成的情况，细化了方案，使得方案更为明确。
11、在一种可能的实现方式中，所述异步fifo单元还包括第一二进制寄存器和第一条件二进制值增量器；所述第一条件二进制值增量器用于在高电平时增加写计数值，所述第一二进制寄存器用于根据写计数值输出写指针地址，以使得写指针根据写指针地址指向待写数据位。
12、上述方案，进一步限定了异步fifo单元的第一二进制寄存器和第一条件二进制值增量器的结构，细化了方案，使得写指针的指向转换方式更为明确。
13、在一种可能的实现方式中，所述异步fifo单元还包括第二二进制寄存器和第二条件二进制值增量器；所述第二条件二进制值增量器用于在高电平时增加读计数值，所述第二二进制寄存器用于根据读计数值输出读指针地址，以使得读指针根据读指针地址指向待读数据位。
14、上述方案，进一步限定了异步fifo单元的第二二进制寄存器和第二条件二进制值增量器的结构，细化了方案，使得读指针的指向转换方式更为明确。
15、在一种可能的实现方式中，在所述异步fifo单元中，写操作端连接至第六与门的第一输入端；所述第六与门的输出端连接至所述第一条件二进制值增量器的第二输入端；所述第一条件二进制值增量器的输出端连接至所述第一二进制寄存器的输入端；所述第一二进制寄存器的输出端连接至写指针；所述第一二进制寄存器的输出端还连接至所述第一条件二进制值增量器的第一输入端。
16、上述方案，进一步限定了写操作端，细化了方案，使得第一条件二进制值增量器的工作方式更为明确。
17、在一种可能的实现方式中，所述或门的输出端还连接至所述第二条件二进制值增量器的第二输入端；所述第二条件二进制值增量器的输出端连接至所述第二二进制寄存器的输入端；所述第二二进制寄存器的输出端连接至读指针；所述第二二进制寄存器的输出端还连接至所述第二条件二进制值增量器的第一输入端。
18、上述方案，进一步限定了第二条件二进制值增量器的结构，细化了方案，使得第二条件二进制值增量器的工作方式更为明确。
19、在一种可能的实现方式中，所述第一条件二进制值增量器的输出端还连接至第一二进制转格雷码单元的输入端；所述第一二进制转格雷码单元的输出端连接至第一格雷码寄存器的输入端；所述第一格雷码寄存器的输出端连接至判满逻辑单元；所述判满逻辑单元本文档来自技高网...
【技术保护点】
1.一种异步FIFO电路，其特征在于，包括：
2.根据权利要求1所述的电路，其特征在于，所述异步FIFO单元包括数据存储单元；所述数据存储单元包括写指针、写输入端、写使能端、写时钟端、读指针、读使能端、读时钟端以及读输出端；
3.根据权利要求2所述的电路，其特征在于，所述数据存储单元为双口静态读写存储器。
4.根据权利要求2所述的电路，其特征在于，所述数据存储单元包括寄存器堆以及读寄存器；所述寄存器堆包括写输入端、写使能端、写时钟端以及数据输出端，所述读寄存器包括数据输入端、读输出端、读使能端以及读时钟端；
5.根据权利要求3或4所述的电路，其特征在于，所述异步FIFO单元还包括第一二进制寄存器和第一条件二进制值增量器；
6.根据权利要求5所述的电路，其特征在于，所述异步FIFO单元还包括第二二进制寄存器和第二条件二进制值增量器；
7.根据权利要求6所述的电路，其特征在于，在所述异步FIFO单元中，写操作端连接至第六与门的第一输入端；所述第六与门的输出端连接至所述第一条件二进制值增量器的第二输入端；所述第一条
8.根据权利要求7所述的电路，其特征在于，所述或门的输出端还连接至所述第二条件二进制值增量器的第二输入端；所述第二条件二进制值增量器的输出端连接至所述第二二进制寄存器的输入端；所述第二二进制寄存器的输出端连接至读指针；所述第二二进制寄存器的输出端还连接至所述第二条件二进制值增量器的第一输入端。
9.根据权利要求8所述的电路，其特征在于，所述第一条件二进制值增量器的输出端还连接至第一二进制转格雷码单元的输入端；所述第一二进制转格雷码单元的输出端连接至第一格雷码寄存器的输入端；所述第一格雷码寄存器的输出端连接至判满逻辑单元；所述判满逻辑单元输出所述异步FIFO单元的写满信号；所述异步FIFO单元的写满信号还取反并输入第六与门的第二输入端；
10.根据权利要求9所述的电路，其特征在于，所述第一格雷码同步单元包括两个串联的D触发器；所述第二格雷码同步单元包括两个串联的D触发器。
...【技术特征摘要】
1.一种异步fifo电路，其特征在于，包括：
2.根据权利要求1所述的电路，其特征在于，所述异步fifo单元包括数据存储单元；所述数据存储单元包括写指针、写输入端、写使能端、写时钟端、读指针、读使能端、读时钟端以及读输出端；
3.根据权利要求2所述的电路，其特征在于，所述数据存储单元为双口静态读写存储器。
4.根据权利要求2所述的电路，其特征在于，所述数据存储单元包括寄存器堆以及读寄存器；所述寄存器堆包括写输入端、写使能端、写时钟端以及数据输出端，所述读寄存器包括数据输入端、读输出端、读使能端以及读时钟端；
5.根据权利要求3或4所述的电路，其特征在于，所述异步fifo单元还包括第一二进制寄存器和第一条件二进制值增量器；
6.根据权利要求5所述的电路，其特征在于，所述异步fifo单元还包括第二二进制寄存器和第二条件二进制值增量器；
7.根据权利要求6所述的电路，其特征在于，在所述异步fifo单元中，写操作端连接至第六与门的第一输入端；所述第六与门的输出端连接至所述第一条件二进制值增量器的第二输入端；所述第一条件...
【专利技术属性】
技术研发人员：刘蕊丽，
申请(专利权)人：太初无锡电子科技有限公司，
类型：发明
国别省市：
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