用于在半导体结构中埋入导体线的方法和半导体结构技术

本公开提供了用于在半导体结构中埋入导体线的方法和通过该方法制造的半导体结构

【技术实现步骤摘要】
用于在半导体结构中埋入导体线的方法和半导体结构


[0001]本公开涉及半导体技术的领域，具体地，本公开涉及用于在半导体结构中埋入导体线的方法以及使用该方法制造的具有埋入导体线的半导体结构
。

技术介绍

[0002]从二十世纪七十年代英特尔公司
(Intel Corporation)
专利技术动态随机存取存储器
(Dynamic Random Access Memory
，
DRAM)
以来，
DRAM
被广泛应用于各类计算或控制电子电路系统中
。
[0003]DRAM
单元电路通常由一个用于选通的晶体管和一个用于存储电荷的电容器构成
(1T1C
结构
)。
在使用传统的基于平面结构的水平型晶体管，例如金属氧化物半导体场效应晶体管
(Metal Oxide Semiconductor Field Effect Transistor
，
MOSFET)
实现选通晶体管的
DRAM
单元结构中，晶体管的源极
、
栅极和漏极沿平行于衬底表面的水平方向布置
。
由于晶体管的源极
、
栅极和漏极在水平方向上各自占有独立的面积，因此
DRAM
单元电路结构的微缩受到栅极长度和接触尺寸的限制，无法满足
DRAM
装置持续微缩的需求，进而限制了
DRAM
装置的集成度和带宽的进一步增加
。
[0004]因此，近年来提出了竖直型的
DRAM
单元结构，其中晶体管的源极
、
栅极和漏极沿垂直于衬底表面的竖直方向设置，无需额外占用面积，利于
DRAM
阵列结构的尺寸微缩
。
[0005]然而，对于竖直型的
DRAM
单元结构构成的
DRAM
阵列结构，需要在竖直方向上设置位线和字线以在列方向和行方向上将
DRAM
单元结构互连成
DRAM
阵列结构，因此如何在保证性能和提高密度的前提下在
DRAM
阵列结构中设置位线仍是亟需改进的问题
。
[0006]在本
技术介绍
部分中公开的以上信息仅用于理解本专利技术构思的背景，并且因此可能包含不构成现有技术的信息
。

技术实现思路

[0007]为了解决现有技术中存在的以上问题，本公开提出了新型的用于在半导体结构中埋入导体线的方法
。
[0008]根据本公开的一个方面，提供了一种用于在半导体结构中埋入导体线的方法，包括：提供衬底；在衬底上依次设置多个牺牲层
、
有源层和硬掩模层，其中多个牺牲层具有相对于彼此的刻蚀选择性；对硬掩模层进行构图和刻蚀以形成硬掩模阻挡部，并且在硬掩模阻挡部的两侧形成侧墙；使用硬掩模阻挡部和侧墙自对准刻蚀有源层
、
多个牺牲层以形成延伸至衬底的第一槽；去除硬掩模阻挡部，并且使用侧墙自对准刻蚀有源层以形成使多个牺牲层暴露的第二槽，第二槽延伸到衬底；通过第一槽和
/
或第二槽依次去除多个牺牲层以在去除多个牺牲层留下的空间中依次埋入导体线；以及使用隔离介质填充第一槽和第二槽
。
[0009]根据本公开的另一方面，提供了一种使用根据本公开的上述方面的方法制造的具有埋入导体线的半导体结构
。
[0010]根据本公开的用于在半导体结构中埋入导体线的方法，通过两次自对准刻蚀形成彼此隔离的第一槽和第二槽，通过第一槽和
/
或第二槽依次去除多个牺牲层以在去除多个牺牲层留下的空间中依次埋入导体线，并且在所述导体线下方设置隔离结构，可以形成彼此隔离的多个埋入导体线
。
[0011]然而，本公开的效果不限于上述效果，并且可以在不脱离本公开的精神和范围的情况下进行各种扩展
。
应当理解，前面的一般描述和下面的详细描述都是示例性和解释性的，并且旨在提供对要求保护的本公开的进一步说明
。
附图说明
[0012]包括附图以提供对本公开的进一步理解，并且并入本说明书中并构成本说明书的一部分的附图示出了本公开的示例性实施方式，并且与说明书一起用于解释本专利技术构思
。
[0013]图1是示出根据本公开的实施方式的
DRAM
单元结构的电路图
。
[0014]图2是示出根据本公开的实施方式的由图1的
DRAM
单元结构组成的
DRAM
阵列结构的电路图
。
[0015]图3是示出根据本公开的实施方式的
DRAM
阵列结构的沿位线方向的示意性剖面图
。
[0016]图
4A
至图
4P
是分别示出根据本公开的实施方式的用于在半导体结构中埋入导体线的方法的工艺步骤的示意性剖面图
。
[0017]图5是示出根据本公开的另一实施方式的具有埋入导体线的半导体结构的示意性剖面图
。
[0018]图6是示出沿图
4P
中的线
BB'
截取的半导体结构的示意性剖面图
。
具体实施方式
[0019]在以下描述中，出于说明的目的，阐述了许多具体细节以便提供对本公开的各示例性实施方式的透彻理解
。
如本文所使用的，“实施方式”是采用本文所公开的一个或更多个专利技术构思的装置或方法的非限制性示例
。
然而，显而易见的是，可以在没有这些具体细节或具有一个或更多个等同配置的情况下实施各示例性实施方式
。
此外，各示例性实施方式可以是不同的，但是不必是排他的
。
例如，在不脱离本专利技术构思的情况下，可以在一些示例性实施方式中使用或实现其他示例性实施方式的特定特征
。
[0020]除非另有说明，否则所描述的示例性实施方式应被理解为提供可以在实践中实现本专利技术构思的一些方式的变化细节的示例性特征
。
因此，除非另有说明，否则可以在不背离本专利技术构思的情况下，将各实施方式的特征
、
部件
、
模块
、
区域和
/
或方面等
(
下文中单独地或共同地称为“要素”)
另外进行组合
、
分离
、
互换和
/
或重新配置
。
[0021]出于本公开的目的，“X、Y
和
Z
中的至少一个”和“选自由
X
，
Y
和
Z
组成的组中的至少一个”可以被解释为仅
X、
仅
Y、
仅
Z、
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【技术保护点】

【技术特征摘要】
1.
一种用于在半导体结构中埋入导体线的方法，包括：提供衬底；在所述衬底上依次设置多个牺牲层
、
有源层和硬掩模层，其中，所述多个牺牲层具有相对于彼此的刻蚀选择性；对所述硬掩模层进行构图和刻蚀以形成硬掩模阻挡部，并且在所述硬掩模阻挡部的两侧形成侧墙；使用所述硬掩模阻挡部和所述侧墙自对准刻蚀所述有源层
、
所述多个牺牲层以形成延伸至所述衬底的第一槽；去除所述硬掩模阻挡部，并且使用所述侧墙自对准刻蚀所述有源层以形成使所述多个牺牲层暴露的第二槽，所述第二槽延伸到所述衬底；通过所述第一槽和
/
或所述第二槽依次去除所述多个牺牲层以在去除所述多个牺牲层留下的空间中依次埋入导体线；以及使用隔离介质填充所述第一槽和所述第二槽
。2.
根据权利要求1所述的方法，还包括：在所述衬底和所述多个牺牲层之间设置隔离结构
。3.
根据权利要求2所述的方法，其中，所述隔离结构包括
PN
结和
/
或绝缘层
。4.
根据权利要求1所述的方法，还包括：通过所述第一槽和
/
或所述第二槽去除所述多个牺牲层中的至少一个牺牲层以在埋入的所述导体线下方在去除所述至少一个牺牲层留下的空间中形成隔离结构
。5.
根...

【专利技术属性】
技术研发人员：潘立阳，刘子易，张志刚，
申请(专利权)人：清华大学，
类型：发明
国别省市：