半导体存储装置制造方法及图纸

根据实施方式，半导体存储装置包含第一存储单元阵列(11_1)和第二存储单元阵列(11_2)。第一存储单元阵列包含第一存储单元(MC)、第一选择晶体管(ST1)、第二选择晶体管(ST2)、第一字线(WL)、第一选择栅极线(SGD_1)和第二选择栅极线(SGS_1)。第二存储单元阵列包含第二存储单元(MC)、第三选择晶体管(ST1)、第四选择晶体管(ST2)、第二字线(WL)、第三选择栅极线(SGD_2)和第四选择栅极线(SGS_2)。第一字线和第二字线共通地连接到行解码器(24)。第一选择栅极线、第二选择栅极线、第三选择栅极线和第四选择栅极线分别与行解码器连接。四选择栅极线分别与行解码器连接。四选择栅极线分别与行解码器连接。

【技术实现步骤摘要】
半导体存储装置
相关申请本申请以由2022年6月3日提交的在先的第2022
‑
90970号日本专利技术专利申请所产生的优先权之利益为基础，且请求其利益，其内容的整体通过援引而包含于本申请。


[0001]本专利技术的实施方式涉及半导体存储装置。

技术介绍

[0002]作为半导体存储装置，已知有NAND型闪速存储器。

技术实现思路

[0003]在本专利技术的一个实施方式中，提供一种能够抑制芯片面积的增加的半导体存储装置。
[0004]实施方式所涉及的半导体存储装置包含第一存储单元阵列、在第一方向上配置在所述第一存储单元阵列的上方的第二存储单元阵列、以及行解码器。所述第一存储单元阵列包含：沿所述第一方向配置且串联连接的第一选择晶体管、第一存储单元及第二选择晶体管；在与所述第一方向相交的第二方向上延伸且与所述第一存储单元连接的第一字线；在所述第二方向上延伸且与所述第一选择晶体管连接的第一选择栅极线；以及在所述第二方向上延伸且与所述第二选择晶体管连接的第二选择栅极线。所述第二存储单元阵列包含：沿所述第一方本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：第一存储单元阵列；在第一方向上配置在所述第一存储单元阵列的上方的第二存储单元阵列；以及行解码器，所述第一存储单元阵列包含：沿所述第一方向配置且串联连接的第一选择晶体管、第一存储单元及第二选择晶体管；在与所述第一方向相交的第二方向上延伸且与所述第一存储单元连接的第一字线；在所述第二方向上延伸且与所述第一选择晶体管连接的第一选择栅极线；以及在所述第二方向上延伸且与所述第二选择晶体管连接的第二选择栅极线，所述第二存储单元阵列包含：沿所述第一方向配置且串联连接的第三选择晶体管、第二存储单元及第四选择晶体管；在所述第二方向上延伸且与所述第二存储单元连接的第二字线；在所述第二方向上延伸且与所述第三选择晶体管连接的第三选择栅极线；以及在所述第二方向上延伸且与所述第四选择晶体管连接的第四选择栅极线，所述第一字线和所述第二字线共通地连接到所述行解码器，所述第一选择栅极线、所述第二选择栅极线、所述第三选择栅极线和所述第四选择栅极线分别与所述行解码器连接。2.根据权利要求1所述的半导体存储装置，其中，所述第一字线的一端和所述第二字线的一端共通地连接到所述行解码器，所述第一字线的另一端与所述第二字线的另一端相互连接。3.根据权利要求1或2所述的半导体存储装置，其中，在所述第一存储单元的读取动作中，所述第一选择晶体管及所述第二选择晶体管成为导通状态，所述第三选择晶体管及所述第四选择晶体管成为关断状态。4.根据权利要求1所述的半导体存储装置，其中，所述第一存储单元阵列还包含：与所述第一选择晶体管连接的第一位线、与所述第二选择晶体管连接的第一源极线，所述第二存...

【专利技术属性】
技术研发人员：中木寛，中塚圭祐，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：