一种脉冲寄存器的实现结构制造技术

本发明专利技术公开了一种脉冲寄存器的实现结构，主要由１４个ＰＭＯＳ管和１６个ＮＭＯＳ管组成，当时钟信号ＣＬＫ出现上升沿时触发寄存输入信号Ｄ，使能信号ＥＮ高有效，当使能信号ＥＮ为高时，寄存器输出根据寄存输入信号Ｄ正常动作，当使能信号ＥＮ为低时，寄存器输出恒定为Ｑ＝０，ＱＮ＝１。由本发明专利技术实现的寄存器可消除时钟重叠时寄存器的误动作，动作状态可控、稳定，应用系统的可靠性高；本发明专利技术在实现时，晶体管的尺寸比例要求不高，便于跨工艺平台实现，增加了应用的广泛性；本发明专利技术实现的寄存器减少了应用系统中时钟的负载，同时各路径均有使能控制，数据的输入、锁存输入、反馈输入均采用ＣＭＯＳ对称方式，可有效降低应用系统的动态与静态功耗。

【技术实现步骤摘要】

本专利技术涉及一种脉冲寄存器的实现结构，属于嵌入式处理器中寄存器的设计和制造领域。
技术介绍
由单源输入形成的双相或多相时钟系统中，由于各个相位时钟布线的物理差别， 导致各个相位的时钟负载电容不同出现时钟偏差，导致出现时钟重叠的现象。以双相时钟 为例，CLK与 CLK都为0时称为时钟(0-0)重叠，都为1时称为时钟(1-1)重叠。在时钟重 叠的情况下，传统结构的主从寄存器会产生误动作，既而引起应用系统的逻辑错误。例如， 传统结构的CMOS传输门主从寄存器，在(0-0)重叠期内使主从两级传输路径同时导通，使 得输入数据直接传送到输出端，从而使输出可能切换到由系统噪声决定的一个值，引起逻 辑错误。因此，为了避免由于时钟重叠引起的主从寄存器错误以及提高寄存器的工作速度， 人们对寄存器的结构进行了很多改进，如CMOS寄存器、TSPC寄存器等，都有效的避免了时 钟重叠引起的寄存器误动作，但引入了新的问题，对寄存器中晶体管的尺寸比例要求高，不 便于实现。其中AMD公司在其AMD-K6处理器中宣称采用了一种新的寄存器结构即脉冲寄 存器，有效的克服了上述缺点，但其工程化的结构未有详细资料可寻。国内对于脉冲寄存器 的设计少有报道，有的只是对其在概念和基础结构上的简单介绍，未有可实用的结构报道。
技术实现思路
本专利技术的技术解决问题是克服现有技术的不足，提供一种可工程化应用的脉冲 寄存器的实现结构，可靠性高，应用范围广泛，可有效降低应用系统的动态与静态功耗。本专利技术的技术解决方案是一种脉冲寄存器的实现结构，包括第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、 第九PMOS管、第十PMOS管、第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS 管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七 NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管、第十三 NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管；第一 PMOS管的栅端接时钟信号 CLK,第一 PMOS管的源端接电源，第一 PMOS管的漏端接第二 PMOS管的源端，第二 PMOS管的 栅端接寄存输入信号D，第二 PMOS管的漏端接第一 NMOS管的漏端，第一 NMOS管的栅端接第 七PMOS管、第八PMOS管和第八NMOS管的共漏端，第一 NMOS管的源端接第二 NMOS管的漏 端，第二 NMOS管的栅端接第二 PMOS管的栅端，第二 NMOS管的源端接第三NMOS管的漏端， 第三NMOS管的栅端接使能信号EN，第三NMOS管的源端接地；第三PMOS管的栅端接使能信 号EN，第三PMOS管的源端接电源，第三PMOS管的漏端接第四PMOS管的栅端，第四PMOS管 的源端接电源，第四PMOS管的漏端接第四NMOS管的漏端，第四NMOS管的栅端接第四PMOS 管的栅端和第三PMOS管的漏端，第四NMOS管的源端接地 ’第五PMOS管源端接电源，第五 PMOS管的栅端接第七PMOS管、第八PMOS管和第八NMOS管的共漏端，第五PMOS管的漏端接第六PMOS管的源端，第六PMOS管的栅端接第四PMOS管与第四NMOS管的共漏端，第六PMOS 管的漏端接第五NMOS管、第三PMOS管的共漏端，第五NMOS管的栅端接时钟信号CLK，第五 NMOS管的源端接第六NMOS管的漏端，第六NMOS管的栅端接第四PMOS管、第四NMOS管的 共漏端，第六NMOS管的源端接第七NMOS管的漏端，第七NMOS管的栅端接使能信号EN，第 七NMOS管的源端接地；第七PMOS管的源端接电源，第七PMOS管的栅端接第三PMOS管的漏 端，第八PMOS管源端接电源，第八PMOS管的栅端接时钟CLK，第七PMOS管与第八PMOS管共 漏端接第八NMOS管的漏端，第八NMOS管的栅端接第三PMOS管的漏端，第八NMOS管的源端 接第九NMOS管的漏端，第九NMOS管的栅端接时钟信号CLK，第九NMOS管的源端接地；第九 PMOS管的源端接电源，第九PMOS管的栅端接第七PMOS管、第八PMOS管与第八WOS管的 共漏端，第九PMOS管的漏端接第十PMOS管的源端，第十PMOS管的栅端接第四PMOS管与第 四NMOS管的共漏端，第十PMOS管的漏端接第十NMOS管的漏端，第十NMOS管的栅端接第四 PMOS管与第四NMOS管的共漏端，第十NMOS管的源端接第十一 NMOS管的漏端，第十一 NMOS 管的栅端接时钟信号CLK，第十一 NMOS管的源端接第十二 NMOS管的漏端，第十二 NMOS管 的栅端接使能信号EN，第十二 NMOS 管的源端接地；第十一 PMOS管的栅端接使能信号EN，第 十一 PMOS管的源端接电源，第十一 PMOS管的漏端接第十二 PMOS管的栅端，第十二 PMOS管 的源端接电源，第十二 PMOS管的漏端接第十三NMOS管的漏端，第十三NMOS管的栅端接第 十二 PMOS管的栅端和第十一 PMOS管的漏端，第十三NMOS管的源端接地；第十三PMOS管的 源端接电源，第十三PMOS管的栅端接时钟信号CLK，第十三PMOS管的漏端接第十四PMOS管 的源端，第十四PMOS管与第十四NMOS管共栅端接第十二 PMOS管与第十三NMOS管的共漏 端，第十四PMOS管与第十四NMOS管共漏端接第十一 PMOS管的漏端，第十四NMOS管的源端 接第十五NMOS管的漏端，第十五NMOS管的栅端接第七PMOS管、第八PMOS管与第八NMOS 管的共漏端，第十五NMOS管的源端接第十六NMOS管的漏端，第十六NMOS管的栅端接使能 信号EN，第十六NMOS管的源端接地；第十二 PMOS管与第十三NMOS管的共漏端定义为输出 端Q，第十一 PMOS管、第十四PMOS管与第十四NMOS管的共漏端定义为反向输出端QN，当时 钟信号CLK出现上升沿时触发寄存输入信号D，使能信号EN高有效，当使能信号EN为高时， 寄存器输出根据寄存输入信号D正常动作，当使能信号EN为低时，寄存器输出恒定为Q = 0，QN = 1。本专利技术与现有技术相比的有益效果是(1)本专利技术实现的脉冲寄存器采用与输入数据相关的采样时钟产生机制，产生寄 存器的采样脉冲，以保证正边沿寄存器在时钟负边沿及低电平期间，输出Q、QN保持稳定， 且只在时钟信号上升沿之前进行数据的采样，有效地避免了传统结构的主从寄存器在时钟 重叠的情况下的误动作，使得工作状态可控、稳定，提高了应用系统的可靠性。(2)相比较C2MOS寄存器、TSPC寄存器每个管子的比例都要根据负载情况实时调 整的应用过程，本专利技术提出的脉冲寄存器采用了静态锁存结构，尺寸比例要求不高。(3)同步系统中，全局时钟负载的动态功耗是系统功耗的主要来源，本专利技术提出 的脉冲寄存器采用本地采样时钟产生机制，减小了全局时钟的负载，从而减小了全局时钟 负载的动态功耗；同时脉冲寄存器中第一级的数据输入路径(P2、N2)、第一级的反馈数据 输入路径(P6、N6)、第二级的数据输入路径本文档来自技高网...

【技术保护点】
一种脉冲寄存器的实现结构，其特征在于：包括第一ＰＭＯＳ管、第二ＰＭＯＳ管、第三ＰＭＯＳ管、第四ＰＭＯＳ管、第五ＰＭＯＳ管、第六ＰＭＯＳ管、第七ＰＭＯＳ管、第八ＰＭＯＳ管、第九ＰＭＯＳ管、第十ＰＭＯＳ管、第十一ＰＭＯＳ管、第十二ＰＭＯＳ管、第十三ＰＭＯＳ管、第十四ＰＭＯＳ管、第一ＮＭＯＳ管、第二ＮＭＯＳ管、第三ＮＭＯＳ管、第四ＮＭＯＳ管、第五ＮＭＯＳ管、第六ＮＭＯＳ管、第七ＮＭＯＳ管、第八ＮＭＯＳ管、第九ＮＭＯＳ管、第十ＮＭＯＳ管、第十一ＮＭＯＳ管、第十二ＮＭＯＳ管、第十三ＮＭ第十ＮＭＯＳ管的栅端接第四ＰＭＯＳ管与第四ＮＭＯＳ管的共漏端，第十ＮＭＯＳ管的源端接第十一ＮＭＯＳ管的漏端，第十一ＮＭＯＳ管的栅端接时钟信号ＣＬＫ，第十一ＮＭＯＳ管的源端接第十二ＮＭＯＳ管的漏端，第十二ＮＭＯＳ管的栅端接使能信号ＥＮ，第十二ＮＭＯＳ管的源端接地；第十一ＰＭＯＳ管的栅端接使能信号ＥＮ，第十一ＰＭＯＳ管的源端接电源，第十一ＰＭＯＳ管的漏端接第十二ＰＭＯＳ管的栅端，第十二ＰＭＯＳ管的源端接电源，第十二ＰＭＯＳ管的漏端接第十三ＮＭＯＳ管的漏端，第十三ＮＭＯＳ管的栅端接第十二ＰＭＯＳ管的栅端和第十一ＰＭＯＳ管的漏端，第十三ＮＭＯＳ管的源端接地；第十三ＰＭＯＳ管的源端接电源，第十三ＰＭＯＳ管的栅端接时钟信号ＣＬＫ，第十三ＰＭＯＳ管的漏端接第十四ＰＭＯＳ管的源端，第十四ＰＭＯＳ管与第十四ＮＭＯＳ管共栅端接第十二ＰＭＯＳ管与第十三ＮＭＯＳ管的共漏端，第十四ＰＭＯＳ管与第十四ＮＭＯＳ管共漏端接第十一ＰＭＯＳ管的漏端，第十四ＮＭＯＳ管的源端接第十五ＮＭＯＳ管的漏端，第十五ＮＭＯＳ管的栅端接第七ＰＭＯＳ管、第八ＰＭＯＳ管与第八ＮＭＯＳ管的共漏端，第十五ＮＭＯＳ管的源端接第十六ＮＭＯＳ管的漏端，第十六ＮＭＯＳ管的栅端接使能信号ＥＮ，第十六ＮＭＯＳ管的源端接地；第十二ＰＭＯＳ管与第十三ＮＭＯＳ管的共漏端定义为输出端Ｑ，第十一ＰＭＯＳ管、第十四ＰＭＯＳ管与第十四ＮＭＯＳ管的共漏端定义为反向输出端ＱＮ，当时钟信号ＣＬＫ出现上升沿时触发寄存输入信号Ｄ，使能信号ＥＮ高有效，当使能信号ＥＮ为高时，寄存器输出根据寄存输入信号Ｄ正常动作，当使能信号ＥＮ为低时，寄存器输出恒定为Ｑ＝０，ＱＮ＝１。ＯＳ管、第十四ＮＭＯＳ管、第十五ＮＭＯＳ管和第十六ＮＭＯＳ管；第一ＰＭＯＳ管的栅端接时钟信号ＣＬＫ，第一ＰＭＯＳ管的源端接电源，第一ＰＭＯＳ管的漏端接第二ＰＭＯＳ管的源端，第...

【技术特征摘要】

【专利技术属性】
技术研发人员：车德亮，
申请(专利权)人：北京时代民芯科技有限公司，中国航天科技集团公司第九研究院第七七二研究所，
类型：发明
国别省市：11[中国|北京]