基于制造技术

本发明专利技术公开了一种基于

【技术实现步骤摘要】
基于40nmCMOS工艺的D波段注入锁定功率放大器


[0001]本专利技术涉及电子通讯技术，尤其涉及一种基于
40nmCMOS
工艺的
D
波段注入锁定功率放大器
。

技术介绍

[0002]毫米波与太赫兹广泛应用于高速无线通信
、
雷达
、
成像和光谱学中
。
近几十年来，半导体技术飞速发展，
CMOS
晶体管的
fmax
不断地提高，使得采用
CMOS
工艺进行毫米波和太赫兹电路的设计成为了现实，同时由于
CMOS
的高集成度和低成本的特性，其也成为了本领域研发人员首选工艺之一
。
功率放大器
(Power Amplifier,PA)
作为通信
、
雷达射频芯片系统中必不可少的部分，其电路性能直接影响天线发射信号的质量，高增益
、
高效率
、
大带宽的
PA
在
CMOS
中是毫米波和太赫兹应用的关键，但也是挑战，例如用于
6G
通信的相控阵或
MIMO
收发器
。
注入锁定技术目前被广泛应用在分频器
(Divider)、
振荡器
(Oscillator)、
锁相环
(Phase Lock Loop)
当中，而对于注入锁定功率放大器
(Injection locked Power Amplifier,ILPA)
，国内外对此的研究还处于不成熟的阶段，在太赫兹频段还未见成果
。2011
年，
Markus
等人计了一款工作在
60GHz
的
ILPA(A_13dBm_60GHz
‑
band_injection_locked_PA_with_36_PAE_in_65nm_CMOS)
，这是目前记载最高频率的
ILPA
，但也只能达到
60GHz
，该
ILPA
仅一级就达到了
21dB
的增益和
36
％的效率；由
J.Lin
等人于
2014
年设计的一款两级
ILPA
展现出了
37.8dB
的超高增益
(A_5059_GHz_CMOS_Injection_Locking_Power_Amplifier)
，但其频率也仅为
50GHz
～
59GHz。
上述两种设计无不展现出
ILPA
具有高增益
、
高效率的特性，但同时无不披露着带宽窄
、
高频难设计的缺点
。
假如能够在太赫兹频段实现
ILPA
的设计，其高增益的优点必然能在通信
、
雷达芯片的设计中拥有广阔的前景，但是由于太赫兹频段寄生效应对振荡器的影响较大，传统交叉耦合的振荡器在该频段性能恶化严重，因此如何在太赫兹频段实现一个高增益
、
高效率
、
宽带宽的
ILPA
是亟待解决的技术难题
。

技术实现思路

[0003]本专利技术目的在于提供一种基于
40nm CMOS
工艺的
D
波段注入锁定功率放大器，以解决上述现有技术存在的问题
。
[0004]本专利技术所述基于
40nm CMOS
的
D
波段注入锁定功率放大器，包括四阶变压器网络振荡器电路结构，驱动放大级电路和功率放大级电路
。
[0005]本专利技术至少通过如下技术方案之一实现
。
[0006]基于
40nmCMOS
工艺的
D
波段注入锁定功率放大器，包括对称设置的两个四阶变压器网络振荡器电路结构
、
两个驱动放大级电路和两个功率放大级电路结构，对称设置的两个四阶变压器网络振荡器电路的输入端共同连接射频输入信号，对称设置的两个驱动放大级电路的输入端分别连接两个四阶变压器网络振荡器电路的输出端，对称设置的两个功率放大级电路的输入端分别连接两个驱动放大级电路的输出端，两个功率放大级电路的输出
端共同连接至射频信号输出
。
[0007]进一步地，每个四阶变压器网络振荡器电路结构包括对称设置的电阻偏置网络
、
注入放大管
、
交叉耦合管和四阶变压器网络；
[0008]所述电阻偏置网络包括第一电阻
、
第二电阻和第一栅极偏置；所述注入放大管包括第一晶体管和第六晶体管；所述交叉耦合管包括第二晶体管
、
第三晶体管及对称设置的第五晶体管
、
第四晶体管；所述四阶变压器网络包括八个电感，其中，第一电感
、
第三电感
、
第五电感
、
第七电感与第二电感
、
第四电感
、
第六电感和第八电感对称分布；
[0009]所述第一至第六晶体管源极共地，第一晶体管和第六晶体管的栅极分别接第一差分正输入端和第一差分负输入端，第一差分正输入端和第一差分负输入端分别连接第一电阻和第二电阻的一端，第一电阻和第二电阻的另一端连接到第一栅极偏置；
[0010]所述第二晶体管和第三晶体管栅极共点，第四晶体管和第五晶体管栅极共点，第一晶体管和第二晶体管漏极共点，第五晶体管和第六晶体管漏极共点；
[0011]所述第一电感远离第二电感的一端与第四晶体管的栅极连接，第二电感远离第一电感的一端与第三晶体管的栅极连接，第一电感的另一端
、
第二电感的另一端与第二栅极偏置连接；
[0012]所述第三电感远离第四电感的一端与第三晶体管的漏极连接，所述第四电感远离第三电感的一端和第四晶体管的漏极连接，第三电感的另一端和第四电感的另一端均连接到输入电压；
[0013]所述第五电感远离第六电感的一端与第一晶体管的漏极
、
第二晶体管的漏极共点，所述第六电感远离第五电感的一端与第五晶体管的漏极
、
第六晶体管的漏极共点，第五电感的另一端和第六电感的另一端均连接到输入电压；
[0014]所述第七电感远离第八电感的一端连接到第一差分正输出端，第八电感远离第七电感的一端连接到第一差分负输出端，第七电感的另一端和第八电感的另一端共点
。
[0015]进一步地，第三电感
、
第四电感
、
第五电感
、
第六电感的电感相等
。
[0016]进一步地，第三电感与第六电感的电压
、
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【技术保护点】

【技术特征摘要】
1.
基于
40nmCMOS
工艺的
D
波段注入锁定功率放大器，其特征在于，包括对称设置的两个四阶变压器网络振荡器电路结构
、
两个驱动放大级电路和两个功率放大级电路结构，对称设置的两个四阶变压器网络振荡器电路的输入端共同连接射频输入信号，对称设置的两个驱动放大级电路的输入端分别连接两个四阶变压器网络振荡器电路的输出端，对称设置的两个功率放大级电路的输入端分别连接两个驱动放大级电路的输出端，两个功率放大级电路的输出端共同连接至射频信号输出
。2.
根据权利要求1所述的基于
40nmCMOS
工艺的
D
波段注入锁定功率放大器，其特征在于，每个四阶变压器网络振荡器电路结构包括对称设置的电阻偏置网络
、
注入放大管
、
交叉耦合管和四阶变压器网络；所述电阻偏置网络包括第一电阻
(R1)、
第二电阻
(R2)
和第一栅极偏置
(VG1)
；所述注入放大管包括第一晶体管
(T1)
和第六晶体管
(T6)
；所述交叉耦合管包括第二晶体管
(T2)、
第三晶体管
(T3)
及对称设置的第五晶体管
(T5)、
第四晶体管
(T4)
；所述四阶变压器网络包括八个电感
(L1～
L8)
，其中，第一电感
(L1)、
第三电感
(L3)、
第五电感
(L5)、
第七电感
(L7)
与第二电感
(L2)、
第四电感
(L4)、
第六电感
(L6)
和第八电感
(L8)
对称分布；所述第一至第六晶体管
(T1～
T6)
源极共地，第一晶体管
(T1)
和第六晶体管
(T6)
的栅极分别接第一差分正输入端
(Pin_P1)
和第一差分负输入端
(Pin_N1)
，第一差分正输入端
(Pin_P1)
和第一差分负输入端
(Pin_N1)
分别连接第一电阻
(R1)
和第二电阻
(R2)
的一端，第一电阻
(R1)
和第二电阻
(R2)
的另一端连接到第一栅极偏置
(VG1)
；所述第二晶体管
(T2)
和第三晶体管
(T3)
栅极共点，第四晶体管
(T4)
和第五晶体管
(T5)
栅极共点，第一晶体管
(T1)
和第二晶体管
(T2)
漏极共点，第五晶体管
(T5)
和第六晶体管
(T6)
漏极共点；所述第一电感
(L1)
远离第二电感
(L2)
的一端与第四晶体管
(T4)
的栅极连接，第二电感
(L2)
远离第一电感
(L1)
的一端与第三晶体管
(T3)
的栅极连接，第一电感
(L1)
的另一端
、
第二电感
(L2)
的另一端与第二栅极偏置
(VG2)
连接；所述第三电感
(L3)
远离第四电感
(L4)
的一端与第三晶体管
(T3)
的漏极连接，所述第四电感
(L4)
远离第三电感
(L3)
的一端和第四晶体管
(T4)
的漏极连接，第三电感
(L3)
的另一端和第四电感
(L4)
的另一端均连接到输入电压；所述第五电感
(L5)
远离第六电感
(L6)
的一端与第一晶体管
(T1)
的漏极
、
第二晶体管的漏极
(T2)
共点，所述第六电感
(L6)
远离第五电感
(L5)
的一端与第五晶体管
(T5)
的漏极
、
第六晶体管
(T6)
的漏极共点，第五电感
(L5)
的另一端和第六电感
(L6)
的另一端均连接到输入电压；所述第七电感
(L7)
远离第八电感
(L8)
的一端连接到第一差分正输出端
(Pout_P1)
，第八电感
(L8)
远离第七电感
(L7)
的一端连接到第一差分负输出端
(Pout_N1)
，第七电感
(L7)
的另一端和第八电感
(L8)
的另一端共点
。3.
根据权利要求2所述基于
40nmCMOS
工艺的
D
波段注入锁定功率放大器，其特征在于，第三电感
(L3)、
第四电感
(L4)、
第五电感
(L5)、
第六电感
(L6)
的电感相等
。4.
根据权利要求2所述基于
40nmCMOS
工艺的
D
波段注入锁定功率放大器，其特征在于，第三电感
(L3)
与第六电感
(L6)
的电压
、
电流相位相差
180
°
。5.
根据权利要求2所述基于
40nmCMOS
工艺的
D
波段注入锁定功率放大器，其特征在于，
第三电感
(L4)
与第六电感
(L5)
的电压
、
电流相位相差
180
°
。6.
根据权利要求1所述的基于
40nmCMOS
工艺的
D
波段注入锁定功率放大器，其特征在于，每个驱动放大级电路包括差分共源对
、
中和电容结构以及输出匹配网络；差分共源对包括对称设置的第七晶体管
(T7)
和第八晶体管
(T8)
，中和电容结构包括对称设置的第一电容
(C1)
和第二电容
(C2)
；输出匹配网络包括第九电感
(L9)、
第十电感
(L
10
)、
第十一电感
(L
11
)、
第十二电...

【专利技术属性】
技术研发人员：易翔，何展涛，车文荃，薛泉，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：