基于可信度量的高速制造技术

一种基于可信度量的高速

【技术实现步骤摘要】
基于可信度量的高速IO分支数据网关系统及其设计方法


[0001]本专利技术属于分布式控制系统
，具体涉及一种基于可信度量的高速
IO
分支数据网关系统及其设计方法
。

技术介绍

[0002]随着工控技术的不断发展，并向着开放式
、
标准化
、
网络化等趋势演化，现阶段工控技术广泛应用于电力
、
交通
、
能源等工业领域
。
在这些工业领域中分布式控制系统
(DCS
，
Distributed Control System)
应用最为普遍，
DCS
是一个由过程控制级和过程监控级组成的以通信网络为纽带的多级计算机系统，综合了计算机
(Computer)、
通讯
(Communication)、
显示
(CRT)
和控制
(Control)
等
4C
技术，其基本思想是分散控制
、
集中操作
、
分级管理
、
配置灵活
、
组态方便
。
分布式控制系统是由多台计算机分别控制生产过程中的多个控制回路，同时又可集中获取数据
、
集中管理和集中控制
。
分布式控制系统采用微处理机分别控制各个回路，而用中小型工业控制计算机或高性能的微处理机实施上一级的控制，各回路之间和上下级之间通过高速数据通道交换信息
。
分布式控制系统具有数据获取
、
直接数字控制
、
人机交互以及监控和管理等功能
。
分布式控制系统是在计算机监督控制系统
、
直接数字控制系统和计算机多级控制系统的基础上发展起来的，是生产过程中的一种比较完善的控制与管理系统
。
在分布式控制系统中，按地区把微处理机安装在测量装置与控制执行机构附近，将控制功能尽可能分散，管理功能相对集中
。
这种分散化的控制方式能改善控制的可靠性，不会由于计算机的故障而使整个系统失去控制
。
当管理级发生故障时，过程控制级
(
控制回路
)
仍具有独立控制能力，个别控制回路发生故障时也不至于影响全局
。
与计算机多级控制系统相比，分布式控制系统在结构上更加灵活
、
布局更为合理和成本更低
。
[0003]DPU(Data Process Unit)
是以数据为中心构造的专用处理器，采用软件定义技术路线支撑基础设施层资源虚拟化，作为分布式控制系统的核心，
DPU
控制着各个子系统的动作，
DPU
的核心功能就是网络数据处理，既包括网络协议的分析，也可以是直接满足应用需求的加工计算
。
在现阶段，对于传统的
DPU
，需要程序应用运行起来后实现其完整的功能，无论启动行为是否可信或非可信，都会进行操作
。
因此，现阶段各项隐藏病毒或对服务器的非法攻击手段层出不穷，对于电力设备的安全运营面临着威胁和挑战
。

技术实现思路

[0004]本专利技术的目的在于针对上述现有技术中的问题，提供一种基于可信度量的高速
IO
分支数据网关系统及其设计方法，基于可信计算
(Trusted Computing,TC)
技术，实现在
DPU
上电启动时对启动过程进行可信度量
、
验签，从而保证分布式控制系统稳定可靠运行
。
[0005]为了实现上述目的，本专利技术有如下的技术方案：
[0006]第一方面，提供一种基于可信度量的高速
IO(Input Output)
分支数据网关系统，包括
DPU(Data Process Unit
，数据处理器
)
母板和
DPU
子板，
DPU
母板上设置有可信平台模
块
、
处理器模块以及
FPGA
模块，
DPU
子板上设置有多路
IO
分支，每路
IO
分支上设置有多个
IO
模块，
FPGA
模块经过板间连接器与各
IO
模块相连；可信平台模块与处理器模块之间完成可信度量，当可信校验正确后，处理器模块向
FPGA(Field Programmable Gate Array
，可编程门阵列
)
模块发送可信初始化标志，
FPGA
模块接收到可信初始化标志后与各
IO
模块进行数据交互
。
[0007]作为一种优选的方案，所述可信平台模块为
TPM(Trusted Platform Module
，可信赖平台模块
)
芯片，处理器模块为飞腾
FT2000
‑4，
FPGA
模块为紫光同创
PGL100H
；所述
TPM
芯片与飞腾
FT2000
‑4之间通过
IIC
方式通讯；所述飞腾
FT2000
‑4与紫光同创
PGL100H
之间通过
LPC
总线发送可信初始化标志，通过
PCIE
总线交互数据
。
[0008]作为一种优选的方案，所述
DPU
子板由6路
IO
分支组成，每路
IO
分支均为冗余设计，由
IO
‑
BUS A
网与
IO
‑
BUSB
网组成冗余链路，物理层通过
RS485
收发器相互连接；所述
IO
‑
BUS A
网由6路
IO
分支组成，所述
IO
‑
BUSB
网由6路
IO
分支组成，
IO
‑
BUS
的通讯速率为
5Mbps
，每一帧包含
256byte
通讯数据量，每帧之间间隔
20ms
通讯一次，一帧数据中每个
byte
之间连续传输
。
[0009]第二方面，提供一种如所述基于可信度量的高速
IO
分支数据网关系统的设计方法，包括以下步骤：
[0010]DPU
母板上的可信平台模块与处理器模块之间完成可信度量，当可信校验正确后，处理器模块向
FPGA
模块发送可信初本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于可信度量的高速
IO
分支数据网关系统，其特征在于，包括
DPU
母板和
DPU
子板，
DPU
母板上设置有可信平台模块
、
处理器模块以及
FPGA
模块，
DPU
子板上设置有多路
IO
分支，每路
IO
分支上设置有多个
IO
模块，
FPGA
模块经过板间连接器与各
IO
模块相连；可信平台模块与处理器模块之间完成可信度量，当可信校验正确后，处理器模块向
FPGA
模块发送可信初始化标志，
FPGA
模块接收到可信初始化标志后与各
IO
模块进行数据交互
。2.
根据权利要求1所述基于可信度量的高速
IO
分支数据网关系统，其特征在于，所述可信平台模块为
TPM
芯片，处理器模块为飞腾
FT2000
‑4，
FPGA
模块为紫光同创
PGL100H
；所述
TPM
芯片与飞腾
FT2000
‑4之间通过
IIC
方式通讯；所述飞腾
FT2000
‑4与紫光同创
PGL100H
之间通过
LPC
总线发送可信初始化标志，通过
PCIE
总线交互数据
。3.
根据权利要求1所述基于可信度量的高速
IO
分支数据网关系统，其特征在于，所述
DPU
子板由6路
IO
分支组成，每路
IO
分支均为冗余设计，由
IO
‑
BUS A
网与
IO
‑
BUSB
网组成冗余链路，物理层通过
RS485
收发器相互连接；所述
IO
‑
BUS A
网由6路
IO
分支组成，所述
IO
‑
BUSB
网由6路
IO
分支组成，
IO
‑
BUS
的通讯速率为
5Mbps
，每一帧包含
256byte
通讯数据量，每帧之间间隔
20ms
通讯一次，一帧数据中每个
byte
之间连续传输
。4.
一种如权利要求1‑3中任意一项所述基于可信度量的高速
IO
分支数据网关系统的设计方法，其特征在于，包括以下步骤：
DPU
母板上的可信平台模块与处理器模块之间完成可信度量，当可信校验正确后，处理器模块向
FPGA
模块发送可信初始化标志，
FPGA
模块接收到可信初始化标志后完成初始化配置；
DPU
母板上的处理器模块将各项控制指令及参数传输至
FPGA
模块，
FPGA
模块经过协议转换，由板间连接器发送至
DPU
子板上各路
IO
分支的各
IO
模块，数据收发过程如下：数据接收过程包括：
FPGA
模块接收数据，
IO_BUS
总线上的
bit
数据经过
uart_rx
通用异步收发器接收模块转换为
byte
数据，并将
byte
数据存储至
rx_ram
随机存取存储器接收模块；循环提取存储至
rx_ram
随机存取存储器接收模块的
byte
数据，进行报文帧的校验，并接收存储至
next_ram
下一级随机存取存储器模块中；通过数据循环提取，将校验正确的数据写入处理器模块，再由处理器模块将数据缓存至
DDR SDRAM
双倍速率同步动态随机存储器内存中；数据发送过程包括：处理器模块将存储在
DDR SDRAM
双倍速率同步动态随机存储器内存中的数据写入
dma_in_fifo
先进先出存储器直接内存访问模块，实现在
FIFO
先进先出存储器队列中缓存，对在
FIFO
先进先出存储器队列中缓存的数据进行报文帧的校验，并存储至对应
IO
分支的
send_ram
随机存取存储器发送模块中；再将存储在
send_ram
随机存取存储器发送模块中的数据写入
tx_fifo
先进先出存储器发送模块中，实现再次在
FIFO
先进先出存储器队列中缓存，并通过
uart_tx
通用异步收发器发送模块发送至对应的
IO
分支
。5.
根据权利要求4所述的设计方法，其特征在于，所述
IO_BUS
总线上的
bit
数据经过
uart_rx
通用异步收发器接收模块转换为
byte
数据的步骤包括：在空闲位状态将单
bit
数据连续移位至
4bit
寄存器中，判断寄存器的最高位是否为高电平状态，高电平状态表示为1，若为高电平状态，则执行接收起始位状态；执行接收起始位状态，判断总线是否有低电平到来，如果总线电平一直为高，则保持在对应状态中，若低电平到来时，开始执行接收数据位状态；
在数据位接收状态中，按通讯波特率，直至接收完成8个
bit
的数据；当接收完成后，对接收到的8个
bit
的数据进行奇偶校验；当数据校验正确时转至判断停止位状态，若错误则返回空闲位状态；在执行停止位状态时，固定判断总线电平是否为高电平状态，若总线电平为高电平状态，则接收完成的8个
bit
的数据完全正确，开始下一周期的数据接收
。6.
根据权利要求4所述的设计方法，其特征在于，所述将
byte
数据存储至
rx_ram
随机存取存储器接收模块的步骤包括：在接收过程中，帧间隔计数器减计数，当超时计数器减为0时，表示接收一帧数据完成，
RAM
存储数据时在帧头插入一个唯一的结束标记区分帧间隔
。7.
根据权利要求4所述的设计方法，其特征在于，所述循环提取存储至
rx_ram
随机存取存储器接收模块的
byte
数据，进行报文帧的校验，并接收存储至
next_ram
下一级随机存取存储器模块中的步骤包括：执行
s_idle_scan
空闲扫描阶段，每执行一次对一路
IO
分支扫描一...

【专利技术属性】
技术研发人员：付宁，李卓，于信波，王宾，孙广庆，王鑫，杨春，贾泽冰，常晓杰，翟亮晶，邱起瑞，钟庆尧，
申请(专利权)人：西安热工研究院有限公司，
类型：发明
国别省市：