本发明专利技术涉及非易失性可变电阻元件的成型处理的控制电路及控制方法。本发明专利技术提供能够对多个存储器单元的非易失性可变电阻元件同时进行成型处理、能够缩短成型时间的非易失性半导体存储装置。非易失性半导体存储装置在存储器单元阵列（５０１ａ）和第二选择线（位线）解码器（５０８）之间配置成型感测电路（５１０），成型感测电路（５１０）在对连接于同一第一选择线（字线）的多个成型处理对象的存储器单元同时经由第二选择线施加成型处理用的电压脉冲时，通过对第二选择线的电位变动或流过该第二选择线的电流量进行测定来感测各存储器单元的成型处理的完成，进行控制使得停止向与感测到该成型处理的完成的存储器单元连接的上述第二选择线的电压施加。
【技术实现步骤摘要】
本专利技术涉及在使用非易失性的可变电阻元件存储信息的非易失性半导体存储装 置中高效地进行为了使该元件作为非易失性可变电阻元件工作所需的成型(forming)处 理用的成型处理的控制电路和成型处理的控制方法。
技术介绍
近年来，作为替代闪速存储器的可高速工作的下一代非易失性随机存储器 (NVRAM Nonvolatile Random Access Memory)，出了 FeRAM(Ferroelectric RAM机存储器)、MRAM(Magnetic RAM 磁性随机存储器)、0UM(0vonic Unified Memory 奥弗辛 斯基电效应统一存储器)等各种器件构造，从高性能化、高可靠性化、低成本化和工艺匹配 性的观点出发，正在进行激烈的开发竞争。但是就现状而言，这些存储器件各有优缺点，离 实现兼具SRAM、DRAM、闪速存储器的各优点的“通用存储器(universal memory) ”的理想尚 远。针对这些现有技术，提出了电阻性非易失性存储器RRAM (ResistiveRandom Access Memory)，其采用通过施加电压脉冲而使电阻可逆地变化的非易失性可变电阻元 件。该非易失性可变电阻元件的构造非常简单，如图1所示，非易失性可变电阻元件100是 从下方起依次层叠下部电极106、可变电阻104、上部电极102的结构，通过在上部电极102 和下部电极106之间施加电压脉冲等电应力(stress)，能够使电阻值可逆地变化。通过读 出该可逆的电阻变化工作(以下适宜地称为“转换(switching)工作”)中的电阻值，能够 实现新的非易失性存储装置。作为可变电阻104的材料，美国休斯敦大学的Shangquing Liu和Alex Ignatiev等通过对以超巨磁阻效应而为人所知的钙钛矿(perovskite)材料施加电压 脉冲而使电阻可逆地变化的方法，在美国专利第6204139号说明书以及Liu，S. Q.等的 "Electric-pulse-induced reversible Resistancechange effect in magnetoresistive films”，Applied Physics Letters，2000 年，Vol. 76，p. 2749-2751 中公开。另外，在美国 专利第6204139号说明书例示的元件构造中，作为可变电阻104的材料使用了作为钙钛矿 型氧化物的结晶性镨钙锰氧化物PivxCaxMn03 (PCM0)膜。另夕卜，*艮据 H. Pagnia 等的"Bistable Switching in ElectroformedMetal-Ins ulator-Metal Devices”，Phys. Stat. Sol. (a)，1988 年，vol. 108，p. 11-65 以及日本专利 申请特表2002-537627号说明书等，可知作为过渡金属的氧化物的氧化钛(Ti02)膜、氧化 镍(NiO)膜、氧化锌(ZnO)膜、氧化铌(Nb205)膜也显示可逆的电阻变化。当将氧化钛或氧 化镍等过渡金属氧化物用作可变电阻时，考虑会由于流入非易失性可变电阻元件的电流引 起的热上升而在氧化物中局部性地形成电阻率降低的区域(以下适宜地称为“细丝通路 (filament path) ”)，或者由于该细丝通路分解，导致产生电阻变化。关于该细丝通路的电 气特性，在 G. Dearnaley 等的"Electrical phenomena in amorphous oxide films", Rep. Prog. Phys.，1970 年，Vol. 33，p. 1129—1191 中公开。即，非易失性可变电阻元件在制造后的初始状态中处于绝缘状态，为了成为通过 电应力来切换高电阻状态和低电阻状态的状态，需要如I.G.Baek等的“Highly scalable non-volatile resistive memory using simplebinary oxide driven by asymmetric unipolar voltage pulses”，IEDMTechnical Digest, 2004年，p. 587-590所示那样，对其施 加电压，预先在非易失性可变电阻元件内形成细丝通路。将该在非易失性可变电阻元件内 形成细丝通路的处理称为成型(forming)处理。Y. Tamai 等的"RRAM Technology for Fast and Low-PowerForming/Switching", International Conference on Solid State Devices andMaterials(SSDM),2008p. 1166所示的、表示形成细丝通路并完成成型处理所需的时间(以下适宜地称为“成型时 间”)的、与在成型处理中施加的电压脉冲的大小和氧化物(氧化钴)层的厚度的关系的图 如图2所示。具有施加电压越大、氧化物层厚度越薄则成型时间越缩短的倾向，在施加3V 的成型电压的情况下，在lOnm的氧化物层中在1 y秒内完成成型处理，但在50nm的氧化物 层中则必须施加100 y秒才能完成成型处理。反之，为了在IP秒内完成成型处理，对50nm 的氧化物层需要施加20V的电压，在lOnm的氧化物层中需要施加3V左右的电压。另外，成型时间是指在成型处理中施加的电压脉冲分散为多次施加时累计的脉冲 施加时间。如图2所示，成型时间依赖于作为可变电阻的金属氧化物的膜厚，但是由于根据 各非易失性可变电阻元件会在膜厚上产生偏差，因此成型时间也按元件的每一个而产生偏 差。因此，用于使非易失性可变电阻元件成为可转换工作的状态的高效的成型处理，需要按 元件的每一个来一边逐个调整电压一边进行。但是，在采用使用了非易失性可变电阻元件的存储器单元(memorycell)来制 作实用大小的存储器容量的阶段，由于按存储器单元的每一个来成型实用大小的存储器 容量会过于耗时，所以在生产效率方面，非常迫切地需要缩短成型时间。具体而言，在对 128Mbyte的容量进行成型处理的情况下，当使用Y. Tamai等的“RRAM Technology for Fast andLow-Power Forming/Switching，，，International Conference on Solid StateDevices and Materials (SSDM)，2008 年，p. 1166 的值时，在 lOnm 的氧化膜层的情 况下，对一个存储器单元(lbit)以施加电压3V进行成型处理时需要ly秒，因此当按存储 器单元的每一个进行成型处理时至少需要15分钟。这里，考虑通过同时对多个存储器单元进行成型处理来提高成型处理效率，缩短 整体的成型时间，但是其中还需解决下述问题。图3是采用非易失性可变电阻元件的存储器单元阵列的等效电路图，图4表示单 位存储器单元的等效电路。二端子型的非易失性可变电阻元件的一个端子与选择晶体管的 漏极端子连接，另一端子连接于第二选择线(位线，BL)。选择晶体管的栅极端子连接于第 一选择线(字线，WL)，源极端子连接于第三选择线(源极线，本文档来自技高网...
【技术保护点】
一种非易失性半导体存储装置，其中，具有：存储器单元阵列，其中将在可变电阻的两端担载电极的二端子型的非易失性可变电阻元件的一端子、与通过在二端子间施加的电压控制流过自身的电流量的二端子型的选择元件的一端子、或者通过施加于控制端子的电流或电压控制流过其它二端子间的电流量的三端子型的选择元件的除了上述控制端子之外的其它二端子中的任一方连接，构成存储器单元，将多个上述存储器单元分别在行和列方向上配置为矩阵状而构成上述存储器单元阵列，通过将属于同一行的上述存储器单元彼此连接的在行方向上延伸的第一选择线、和将属于同一列的上述存储器单元彼此连接的在列方向上延伸的第二选择线，使上述存储器单元阵列内的各上述存储器单元相互连接，上述非易失性可变电阻元件是通过实施成型处理并通过对该非易失性可变电阻元件的两端子间赋予电应力从而电阻状态在两个以上的不同电阻状态间转变并将该转变后的一个电阻状态用于信息的存储的元件，经由上述第一选择线对上述选择元件施加电流或电压，选择连接于同一上述第一选择线的上述成型处理对象的多个上述非易失性可变电阻元件，具有在对上述选择的上述成型处理对象的多个上述非易失性可变电阻元件分别经由不同的上述第二选择线同时施加上述成型处理用的成型电压时，按被施加上述成型电压的上述存储器单元的每一个来感测上述非易失性可变电阻元件的上述成型处理的完成的成型感测电路，进行控制使得不经由与感测到上述成型处理的完成的上述非易失性可变电阻元件连接的上述第二选择线施加上述成型电压。...
【技术特征摘要】
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【专利技术属性】
技术研发人员：川端优，石原数也，太田佳似，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP[日本]
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