基于制造技术

本发明专利技术涉及基于

【技术实现步骤摘要】
基于FPGA的多节点缓存一致性系统验证模组及方法


[0001]本专利技术涉及基于
FPGA
的项目开发和芯片原型验证
，尤其是指一种基于
FPGA
的多节点缓存一致性系统验证模组及方法
。

技术介绍

[0002]FPGA(Field
‑
ProgrammableGateArray)
：
FPGA
是一种可编程逻辑器件，具有可重构的特性
。
它可以通过编程来实现各种数字电路功能，并且可以在运行时重新配置
。FPGA
具有并行处理能力和高度灵活性，因此在硬件验证和原型开发中得到广泛应用
。
[0003]传统的多节点缓存一致性验证系统往往需要大规模的仿真和调试工作
。
随着核数增加，验证的复杂性和资源需求也增加，在验证的灵活性
、
可扩展性
、
以及真实性评估都难以得到保
。
传统的基于
FPGA
的缓存一致性系统验证使用
FPGA
作为验证平台，以实现缓存缓存一致性系统级测试用例的设计
。
通过这样的验证方法，具有灵活性
、
高性能
、
可扩展性
、
真实性能评估和可定制性等优点，但是随着核心数的增加，也往往也面临资源受限和难以调试的问题
。

技术实现思路

[0004]为解决上述技术问题，本专利技术的一种基于
FPGA
的多节点缓存一致性系统验证模组，所述验证模组基于
FPGA
的多节点缓存一致性系统设计，验证模组包括读写控制单元
、
指令收发保留站
、
指令提交仲裁单元，以及待测多请求节点的缓存一致性系统
DUT
；
[0005]其中的读写控制单元一端设有外部存储器，与之组成信息互联结构，同时读写控制单元另一端与指令收发保留站相连，且指令收发保留站将释放完成了的指令信息回传读写控制单元；具体地，读写控制单元控制外部存储器的读写，将外部存储器读到指令数据发送到指令收发保留站，将指令收发保留站释放的完成了的指令信息写回到外部存储
。
[0006]待测多请求节点的缓存一致性系统
DUT
中设有各个请求节点
RequsetNode
，其中的请求节点
RequsetNode
输出端与指令提交仲裁单元之间相连，即将请求节点
RequsetNode
发送的完成指令信息由指令提交仲裁单元中设有的仲裁控制模块接收，另一方面，请求节点
RequsetNode
接收端与指令收发保留站之间相连，其中指令收发保留站中设有的指令存储实体，将存储的指令按序发送到请求节点
RequsetNode
；
[0007]待测多请求节点的缓存一致性系统
DUT
为待测的多节点缓存一致性系统的
RTL
代码，其中请求节点
RequsetNode
可以为多个，且每个请求节点都包含缓存一致性系统中的私有缓存，此外还拥有
Slave Node
用来处理缓存一致性系统中与内存
MEM
的一致性事务处理
。
[0008]在本专利技术的一个实施例中，所诉指令收发保留站包括写指针控制模块
、
读地址指针控制模块
、
写地址指针控制模块
、
指令存储读写控制模块
、
写地址指针
FIFO、
读地址指针
FIFO、
指令存储实体以及
State
向量；
[0009]写地址指针控制模块依据读写控制单元的指令和读地址指针的控制信息，控制写地址指针
FIFO
的存储的读写，读地址指针控制模块依据指令存储读写控制模块和写地址指
针的控制信息，控制读地址指针
FIFO
的存储的读写；指令存储读写控制模块依据写地址指针控制模块和读地址指针
FIFO
的控制模块信息，控制的指令存储实体的读写以及
State
向量的改变，同时将指令存储实体中存储的指令按序发送到待测多请求节点的缓存一致性系统
DUT
中的个请求节点
RequsetNode。
[0010]在本专利技术的一个实施例中，所述指令提交仲裁单元包括仲裁控制模块
、
完成指令存储读写控制模块
、
以及完成指令缓存
FIFO
；
[0011]仲裁控制模块接收来多请求节点的缓存一致性系统待测
DUT
中各个请求节点
RequsetNode
发送的完成指令信息，并对产生竞争提交的完成指令信息进行排序，并存存入完成指令缓存
FIFO
中；完成指令存储读写控制模块控制完成指令缓存
FIFO
的读写，并根据仲裁控制模块的信息将完成指令存储存入完成指令缓存
FIFO
中，同时将完成指令缓存
FIFO
中的暂存完成指令信息发送到指令收发保留站
。
[0012]在本专利技术的一个实施例中，所述读写控制单元控制外部存储器读写，对于来自外部存储器需要进行验证的指令信息，读写控制单元根据其状态信息，将指令依次读取出来，指令信息内容为节点信息
CoreID、
地址
Address、
操作码
Opcode、
粒度
Grid
以及数据
Data
；对于来自指令收发保留站提交上来的完成指令信息，写入到外部存储器中，其指令信息包含：完成指令计数信息
Count、CoreID、
地址
Address、
操作码
Opcode、
粒度
Grid
以及数据
Data。
[0013]在本专利技术的一个实施例中，所述指令收发保留站具有的指令信息接收
、
存储
、
发送以及提交释放的功能，包含指令收发保留站处理指令信息的方法，具体步骤如下：
[0014]步骤
S1
：在接收读写控制单元的第一条信息之前，写地址指针控制模块将所有的
ID
信息存入到写地址
FIFO
中，将写地址指针写满，
ID
即为指令存储实体的地址或者即
ID
与指令存储实体的地址逐建立唯一映射关系或者直接对应关系；
[0015]步骤
S2
：当写地址指针
FIFO
写满时，即可接收来自读写控制单元的指令信息和来自指令提交仲裁单元的完成指令信息；
[0016]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于
FPGA
的多节点缓存一致性系统验证模组，所述验证模组基于
FPGA
的多节点缓存一致性系统设计，其特征在于，验证模组包括读写控制单元
、
指令收发保留站
、
指令提交仲裁单元，以及待测多请求节点的缓存一致性系统
DUT
；其中的读写控制单元一端设有外部存储器，与之组成信息互联结构，同时读写控制单元另一端与指令收发保留站相连，且指令收发保留站将释放完成了的指令信息回传读写控制单元；待测多请求节点的缓存一致性系统
DUT
中设有各个请求节点
RequsetNode
，其中的请求节点
RequsetNode
输出端与指令提交仲裁单元之间相连，即将请求节点
RequsetNode
发送的完成指令信息由指令提交仲裁单元中设有的仲裁控制模块接收，另一方面，请求节点
RequsetNode
接收端与指令收发保留站之间相连，其中指令收发保留站中设有的指令存储实体，将存储的指令按序发送到请求节点
RequsetNode
；待测多请求节点的缓存一致性系统
DUT
为待测的多节点缓存一致性系统的
RTL
代码，其中请求节点
RequsetNode
可以为多个，且每个请求节点都包含缓存一致性系统中的私有缓存，此外还拥有
SlaveNode
用来处理缓存一致性系统中与内存
MEM
的一致性事务处理
。2.
根据权利要求1所述的验证模组，其特征在于：所诉指令收发保留站包括写指针控制模块
、
读地址指针控制模块
、
写地址指针控制模块
、
指令存储读写控制模块
、
写地址指针
FIFO、
读地址指针
FIFO、
指令存储实体以及
State
向量；写地址指针控制模块依据读写控制单元的指令和读地址指针的控制信息，控制写地址指针
FIFO
的存储的读写，读地址指针控制模块依据指令存储读写控制模块和写地址指针的控制信息，控制读地址指针
FIFO
的存储的读写；指令存储读写控制模块依据写地址指针控制模块和读地址指针
FIFO
的控制模块信息，控制的指令存储实体的读写以及
State
向量的改变，同时将指令存储实体中存储的指令按序发送到待测多请求节点的缓存一致性系统
DUT
中的个请求节点
RequsetNode。3.
根据权利要求1所述的验证模组，其特征在于：所述指令提交仲裁单元包括仲裁控制模块
、
完成指令存储读写控制模块
、
以及完成指令缓存
FIFO
；仲裁控制模块接收来多请求节点的缓存一致性系统待测
DUT
中各个请求节点
RequsetNode
发送的完成指令信息，并对产生竞争提交的完成指令信息进行排序，并存存入完成指令缓存
FIFO
中；完成指令存储读写控制模块控制完成指令缓存
FIFO
的读写，并根据仲裁控制模块的信息将完成指令存储存入完成指令缓存
FIFO
中，同时将完成指令缓存
FIFO
中的暂存完成指令信息发送到指令收发保留站
。4.
根据权利要求1所述的验证模组，其特征在于：所述读写控制单元控制外部存储器读写，对于来自外部存储器需要进行验证的指令信息，读写控制单元根据其状态信息，将指令依次读取出来，指令信息内容为节点信息
CoreID、
地址
Address、
操作码
Opcode、
粒度
Grid
以及数据
Data
；对于来自指令收发保留站提交上来的完成指令信息，写入到外部存储器中，其指令信息包含：完成指令计数信息
Count、CoreID、
地址
Address、
操作码
Opcode、
粒度
Grid
以及数据
Data。5.
根据权利要求1所述的验证模组，其特征在于：所述指令收发保留站具有的指令信息接收
、
存储
、
发送以及提交释放的功能，包含指令收发保留站处理指令信息的方法，具体步骤如下：
步骤
S1
：在接收读写控制单元的第一条信息之前，写地址指针控制模块将所有的
ID
信息存入到写地址
FIFO
中，将写地址指针写满，
ID
即为指令存储实体的地址或者即
ID
与指令存储实体的地址逐建立唯一映射关系或者直接对应关系；步骤
S2
：当写地址指针
FIFO
...

【专利技术属性】
技术研发人员：魏江杰，张竣昊，苏文虎，王啸卿，
申请(专利权)人：中电科申泰信息科技有限公司，
类型：发明
国别省市：