【技术实现步骤摘要】
本专利技术涉及芯片架构，具体涉及一种基于缓存一致性的异构通信架构。
技术介绍
1、伴随着先进工艺制程的演进、摩尔定律的放缓，以及业界对于算力需求的不断提升，将cpu、gpu、fpga等多种不同计算芯粒组成异构集成计算系统来进行加速运算是目前解决市场对于大算力芯片需求的主流方向。但目前国内外的大算力芯粒集成系统大多是面向特定应用需求，进行定制化的系统设计，缺乏灵活性和可扩展性，不利于整个芯粒行业的产业化发展。因此针对芯粒集成的特点，建立一种全新的通用存储架构与访存机制，来提高存储的灵活性、优化资源的利用效率、降低访存延迟、节约系统设计成本，对于大算力异构集成芯粒系统的发展具有重要意义。在现代计算系统中，异构处理器(如cpu、gpu、fpga等)被广泛应用于提高性能和能效。这些处理器需要高效地共享和同步数据，以确保正确的计算结果和最佳性能。缓存一致性是实现这种高效数据共享的关键机制，它确保了各处理器缓存中的数据与主存储器中的数据保持一致。
2、现有的通信架构，如传统的总线和点对点互连，可能无法满足异构处理器之间高带宽、低延迟和高可扩展性的通信需求。此外，现有的缓存一致性协议(如mesi、moesi和msi等)主要针对同构处理器设计，可能不适用于异构处理器之间的通信。
3、因此，需要一种新的通信架构，能够在异构处理器之间实现高效的缓存一致性，以提高系统性能和能效。本专利技术旨在解决这一问题，提出了一种基于缓存一致性的异构通信架构。
技术实现思路
1、针对现有技术，
2、为解决上述技术问题，本专利技术提供了一种基于缓存一致性的异构通信架构，包括：
3、处理器单元，包括多个处理器核心，用于执行程序指令，其中所述处理器核心具有不同的架构和性能特点，以满足不同类型的计算需求；
4、缓存单元，与处理器单元相连，包括多级缓存结构，用于存储处理器单元所需的数据，所述缓存单元能够根据数据访问模式和局部性自动调整缓存策略，以提高缓存命中率；
5、通信单元，用于在处理器单元之间传输数据，所述通信单元采用高速互连技术，并且数据传输格式采用数据包的形式，并且包含独立的协议层、网络层和链路层；
6、缓存一致性控制单元，用于维护缓存单元中数据的一致性，所述缓存一致性控制单元采用高效的缓存一致性协议，以确保多个处理器单元访问相同数据时能够获取最新的数据副本。
7、优选的，还包括缓存管理单元，用于实现对系统资源的统一管理和调度，在系统中充当倒数第二级缓存的控制单元，以实现与处理器单元内部缓存和最后一级缓存的数据交换。
8、优选的，还包括输入输出控制单元，用于管理和调度外部设备与处理器单元之间的数据传输，包括数据接收、发送和缓冲区管理。
9、优选的，还包括支持容错和故障恢复功能，具体为：处理器核心的错误检测和纠正、缓存单元的数据校验和通信单元的故障检测与恢复。
10、优选的，还包括：在互连总线中，节点间的访问主要包括两个过程：请求和响应；
11、首先，主机节点的主机设备以本地标准协议发起请求，该请求通过节点控制器完成包括事务映射、地址映射、数据包封装过程的协议转换，以请求包的形式从主机节点发往该节点的路由器；然后，主机节点的路由器完成请求端的数据包输入握手确认，请求包通过路由网络路由转发至设备端的路由节点，在该节点的请求端完成数据包输出的握手确认，从而将数据包传输到设备端；
12、之后，设备端控制器对请求包进行解析，并将该请求事务转换为特定于该设备的操作，从机设备完成该事务后产生响应，再由节点控制器封装为响应包发往该节点通信单元的路由代理；接着，设备端的路由代理完成请求端的数据包输入握手确认，响应包通过路由网络路由转发至主机节点的路由节点，在该节点的请求端完成数据包输出的握手确认从而将数据包传输到请求端；最后，请求端的缓存单元控制器完成对响应包的解析，并以本地标准协议向主机设备返回本次事务的响应结果，并通过响应通道对于设备端的代理节点提交完成响应。
13、优选的，数据包通信协议的网络端主要包括：输入输出握手控制的发送/接收控制模块、数据包发送缓冲区、数据包接收缓冲区三个部分，以及用于实现低功耗设计的链路状态机。
14、优选的，还包括如下六条通道：
15、请求发送通道req，请求端发出处理器单元的请求事务，设备端接收请求事务；
16、数据发送通道wda，请求端发出写数据/监听响应数据，设备端接收写数据/监听响应数据；
17、响应发送通道rep，请求端发送监听响应和完成响应，设备端接收来自处理器单元的响应；
18、响应接收通道ack，请求端接收来自设备端的响应，设备端发出请求响应；
19、数据接收通道rda，请求端接收读事务的数据，设备端发出读事务的数据；
20、监听接收通道snp，请求端接收监听请求事务，设备端发出监听请求事务。
21、优选的，为了保证消息的流控，所有通道应当遵循以下的传输优先级：req<snp<ack<rda<rep<wda。
22、本专利技术与现有技术相比，具有如下有益效果：
23、本专利技术公开了一种基于缓存一致性的异构通信架构，该架构针对多处理器系统中不同处理器之间的通信性能和系统整体性能进行优化。所述异构通信架构包括：处理器单元：包含多个处理器核心，用于执行程序指令。缓存单元：与处理器单元相连，包括多级缓存结构，用于存储处理器单元所需的数据，作为请求端的私有缓存和设备端的公共缓存。通信单元：用于在处理器单元之间传输数据。缓存一致性控制单元：用于维护缓存单元中数据的一致性。本专利技术的异构通信架构还可以包括其他辅助模块，如内存管理单元、输入输出控制单元，定序控制单元等，以实现对系统资源的统一管理和调度。通过实施本专利技术，可以在保证缓存一致性的同时，有效降低处理器间通信延迟，提高系统整体性能。此外，本专利技术的异构通信架构具有良好的可扩展性，可以根据实际需求灵活地添加或移除处理器单元和缓存单元，从而满足不同应用场景的性能要求。
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1.一种基于缓存一致性的异构通信架构，其特征在于，包括：
2.如权利要求1所述的一种基于缓存一致性的异构通信架构，其特征在于，还包括缓存管理单元，用于实现对系统资源的统一管理和调度，在系统中充当倒数第二级缓存的控制单元，以实现与处理器单元内部缓存和最后一级缓存的数据交换。
3.如权利要求1所述的一种基于缓存一致性的异构通信架构，其特征在于，还包括输入输出控制单元，用于管理和调度外部设备与处理器单元之间的数据传输，包括数据接收、发送和缓冲区管理。
4.如权利要求1所述的一种基于缓存一致性的异构通信架构，其特征在于，还包括支持容错和故障恢复功能，具体为：处理器核心的错误检测和纠正、缓存单元的数据校验和通信单元的故障检测与恢复。
5.如权利要求1所述的一种基于缓存一致性的异构通信架构，其特征在于，还包括：在互连总线中，节点间的访问主要包括两个过程：请求和响应；
6.如权利要求1所述的一种基于缓存一致性的异构通信架构，其特征在于，数据包通信协议的网络端主要包括：输入输出握手控制的发送/接收控制模块、数据包发送缓冲区、数据包接收缓
7.如权利要求1所述的一种基于缓存一致性的异构通信架构，其特征在于，还包括如下六条通道：
8.如权利要求7所述的一种基于缓存一致性的异构通信架构，其特征在于，为了保证消息的流控，所有通道应当遵循以下的传输优先级：REQ<SNP<ACK<RDA<REP<WDA。
...【技术特征摘要】
1.一种基于缓存一致性的异构通信架构，其特征在于，包括：
2.如权利要求1所述的一种基于缓存一致性的异构通信架构，其特征在于，还包括缓存管理单元，用于实现对系统资源的统一管理和调度，在系统中充当倒数第二级缓存的控制单元，以实现与处理器单元内部缓存和最后一级缓存的数据交换。
3.如权利要求1所述的一种基于缓存一致性的异构通信架构，其特征在于，还包括输入输出控制单元，用于管理和调度外部设备与处理器单元之间的数据传输，包括数据接收、发送和缓冲区管理。
4.如权利要求1所述的一种基于缓存一致性的异构通信架构，其特征在于，还包括支持容错和故障恢复功能，具体为：处理器核心的错误检测和纠正、缓存单元的数据校验和通信单元的故障检测与恢复。
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【专利技术属性】
技术研发人员：李佩峰，张竣昊，魏江杰，苏文虎，
申请(专利权)人：中电科申泰信息科技有限公司，
类型：发明
国别省市：
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