适用于ＳＯＣ的ＤＣＴ＿ＩＤＣＴ协处理器制造技术

本发明专利技术提供了一种适用于ＳＯＣ的ＤＣＴ＿ＩＤＣＴ协处理器，由ＣＰ＿ＢＲＩＤＧＥ模块、ＲＡＭ模块、控制和状态寄存器、ＤＣＴ＿ＩＤＣＴ二维运算模块、ＤＣＴ＿ＩＤＣＴ一维运算模块、输入缓存、输出缓存、ｃｌｉｐ运算模块及ａｄｄ运算模块组成。本发明专利技术直接和ＣＰＵ的协处理器接口相连，不需要额外挂接在ＡＨＢ或ＡＰＢ总线上，在一定程度上节省了系统的总线资源；有一块用于存放待处理数据和处理结果的ＲＡＭ，该ＲＡＭ能够和其它协处理器复用。本发明专利技术通过合理的复用乘法器和调节运算的周期数，使得本发明专利技术具有面积小、速度快、功耗低等优点。

【技术实现步骤摘要】

本专利技术涉及DCT_IDCT协处理器，尤其涉及适用于采用ARM核的SOC的DCT_IDCT 协处理器。
技术介绍
在电子产品飞速发展的今天，对视频处理的速度提出了更高的要求，其中一种提 高视频处理速度的方法就是视频压縮技术，DCT—IDCT(离散余弦变换及其逆变换)算法在 视频压縮领域又占有很高的地位。 纯软件的DC乙IDCT算法实现在性能上要差很多，为了提高DC乙IDCT运算的速度， 在SOC(System on Chip,片上系统)芯片中通常需要设计专门的硬件加速电路，以纯硬件或 软硬结合的方式来縮短运算时间。 纯硬件或软硬件结合的DCT_IDCT实现方法具备较高的性能，但在实际的应用场 合，通常要求用于实现DCT_IDCT算法的电路规模不能太大，功耗也有一定要求。现有的 DCT_IDCT协处理器效率低、规模大、功耗高，因此并不能很好的解决运算速度、占用面积、功 耗这三方面的问题。 专利技术的内容 针对现有DCT_IDCT协处理器的上述不足，申请人经过研究改进，提供另一种适用 于SOC的DCT_IDCT协处理器，很好的解决了运算速度、占用面积、功耗三方面的问题。 本专利技术的技术方案如下 —种适用于SOC的DCT_IDCT协处理器，挂接在CPU的协处理器端口 ，结构如下 CP_BRIDGE模块，与CPU的协处理器端口 、RAM模块及控制和状态寄存器连接，用于 将CPU的协处理器端口的时序转换为较简的易于集成的接口时序； RAM模块，与CP_BRIDGE模块、输入缓存、输出缓存、clip9运算模块、add运算模块 及clip8运算模块连接，用于存放数据； 控制和状态寄存器，与CP_BRIDGE模块连接，用于储存控制指令和状态数据； DC乙IDCT—维运算模块，与输入缓存、输出缓存连接，用于进行或列的一维DC乙 IDCT运算； 输入缓存，与RAM模块及DCT_IDCT —维运算模块连接，用于将行数据和列数据传 输到输入DCT_IDCT —维运算模块； 输出缓存，与RAM模块及DCT_IDCT —维运算模块连接，用于将经过运算的行数据 和列数据写回到RAM模块； clip9运算模块，与RAM模块及add运算模块连接，用于将运算结果规范到-256 255范围之内，即运算结果保存9个二进制位； add运算模块，与clip9运算模块及clip8运算模块连接，用于在IDCT的结果上加 上一个输入的差值； clip8运算模块，与RAM模块及add运算模块连接，用于将运算结果规范到0 255范围之内，即运算结果保存8个二进制位； 所述控制和状态寄存器、DCT_IDCT —维运算模块、输入缓存、输出缓存、clip9运 算模块、add运算模块及clip8运算模块一起构成DCT_IDCT 二维运算模块，用于进行二维 DCT_IDCT运算，可选择DCT或IDCT运算，并且可根据要求对结果进行clip和add运算。 本专利技术的有益技术效果是 (1)本专利技术实现流水线操作，整个二维DC乙IDCT运算过程可以分为以下三步从 RAM中读取待处理的行或列、行或列的一维DCT_IDCT运算、运算完的行或列写回到RAM中， 以上三个步骤实现流水线操作，大大提高了协处理器运算的速度。 (2)本专利技术的DC乙IDCT运算通过内部乘法器的复用来减小整个协处理器设计的 逻辑规模，即减小芯片面积。本专利技术采用LLM算法作为DCT与IDCT变换运算的算法基础， LLM算法是由Loeff ler提出的一种新的8X8点的DCT/IDCT算法，该算法只需要11个乘法， 29个加法就能完成一维8位DCT运算。如果在实际应用中设计11个乘法器，这样整个设计 的逻辑规模就会很大，在实际应用中并不可取。本专利技术在保证运算速度可以被接受的前提 下尽量减少乘法器的个数，对少量的乘法器进行分时复用，来减小整个协处理器的逻辑规 模。 (3)本专利技术直接挂接在ARM的协处理器端口上，ARM核可以直接通过MRC、MCR、LDC 和STC指令访问本专利技术。不需要额外挂接在AHB或APB总线上，在一定程度上节省了系统 的总线资源 (4)本专利技术专用的CP—BRIDGE模块用于对ARM核的协处理器端口时序进行转换，使 到达外部协处理器端口的时序变得十分简单，有利于以后更方便的扩展协处理器的个数。 (5)本专利技术可以通过写控制寄存器，选择在DCT_IDCT运算完成后是否对运算的结 果进行clip或add运算。clip和add运算完成后也会在状态寄存器中置起相应的标志位， 通知CPU读取运算的结果。 (6)本专利技术对功耗有比较合理的控制。当系统不需要使用本专利技术时，可以将整个协 处理器的时钟关闭以减少功耗；当本专利技术工作时，需要访问RAM模块时，RAM模块的时钟使 能才被打开，否则RAM模块的时钟使能会被关闭，也能够减少RAM模块的功耗。附图说明 图1是本专利技术的结构框图。 具体实施例方式以下结合附图，通过实施例对本专利技术进行具体说明。 在DCT_IDCT运算之前，通常需要CPU传递参数给DCT_IDCT协处理器，然后通过 LDC指令装入数据，当数据装入完成后协处理器启动运算；运算结束时，协处理器将运算的 结果存入其内部的RAM模块中，当CPU通过轮询方式得知运算结束后，CPU再通过STC指令 将运算结果读出。 由此可见，DCT_IDCT加速算法的效率取决于以下3项1、 CPU向协处理器装入数据的速度；2、协处理器运算的速度；3、CPU从协处理器中读出运算结果的速度。 由于第1、第3两项是通过LDC和STC指令实现的，这两个指令执行的速度一般不4可由硬件控制，所以本专利技术旨在提高第2项的速度，但又由于本专利技术不能占用太大的逻辑 电路，所以在面积和功耗方面也需要考虑。 如图1所示，本专利技术直接挂接在CPU ll(本实施例中为ARM核，AdvancedRISC Machines公司出品的一类微处理器的通称)的协处理器端口 ，其由CP_BRIDGE模块1 、 RAM 模块2、控制和状态寄存器3、 DCT_IDCT —维运算模块5、输入缓存4、输出缓存6、 clip9运 算模块7、add运算模块8、clip8运算模块9组成。其中，控制和状态寄存器3、DCT_IDCT — 维运算模块5、输入缓存4、输出缓存6、 clip9运算模块7、 add运算模块8及clip8运算模 块9 一起构成DCT_IDCT 二维运算模块10。 下面对各部分进行详细说明 CP_BRIDGE模块1 ，与CPU 11的协处理器端口 、 RAM模块2及控制和状态寄存器3 连接，用于将CPU 11的协处理器端口的时序转换为比较简单的易于集成的接口时序。CP_ BRIDGE模块1可以支持多个协处理器，本实施例中CP_BRIDGE模块1可支持四个协处理器 的接口 ，因此CP_BRIDGE模块1可以最多挂接4个协处理器。 RAM模块2，与CP_BRIDGE模块1、输入缓存4、输出缓存6、clip9运算模块7、add运 算模块8及clip8运算模块9连接，用于存放数据。本实施例中RAM模块2为双端口 RAM, 整个二维DCT_IDCT运算过程可以分为以下三步从RAM模块2中读取待处理的行或列、行 或列的一维DCT_IDCT运算、运算完的行本文档来自技高网...

【技术保护点】
一种适用于ＳＯＣ的ＤＣＴ＿ＩＤＣＴ协处理器，挂接在ＣＰＵ的协处理器端口，其特征在于结构如下：ＣＰ＿ＢＲＩＤＧＥ模块，与ＣＰＵ的协处理器端口、ＲＡＭ模块及控制和状态寄存器连接，用于将ＣＰＵ的协处理器端口的时序转换为较简的易于集成的接口时序；ＲＡＭ模块，与ＣＰ＿ＢＲＩＤＧＥ模块、输入缓存、输出缓存、ｃｌｉｐ９运算模块、ａｄｄ运算模块及ｃｌｉｐ８运算模块连接，用于存放数据；控制和状态寄存器，与ＣＰ＿ＢＲＩＤＧＥ模块连接，用于储存控制指令和状态数据；ＤＣＴ＿ＩＤＣＴ一维运算模块，与输入缓存、输出缓存连接，用于进行或列的一维ＤＣＴ＿ＩＤＣＴ运算；输入缓存，与ＲＡＭ模块及ＤＣＴ＿ＩＤＣＴ一维运算模块连接，用于将行数据和列数据传输到输入ＤＣＴ＿ＩＤＣＴ一维运算模块；输出缓存，与ＲＡＭ模块及ＤＣＴ＿ＩＤＣＴ一维运算模块连接，用于将经过运算的行数据和列数据写回到ＲＡＭ模块；ｃｌｉｐ９运算模块，与ＲＡＭ模块及ａｄｄ运算模块连接，用于将运算结果规范到－２５６～２５５范围之内，即运算结果保存９个二进制位；ａｄｄ运算模块，与ｃｌｉｐ９运算模块及ｃｌｉｐ８运算模块连接，用于在ＩＤＣＴ的结果上加上一个输入的差值；ｃｌｉｐ８运算模块，与ＲＡＭ模块及ａｄｄ运算模块连接，用于将运算结果规范到０～２５５范围之内，即运算结果保存８个二进制位；所述控制和状态寄存器、ＤＣＴ＿ＩＤＣＴ一维运算模块、输入缓存、输出缓存、ｃｌｉｐ９运算模块、ａｄｄ运算模块及ｃｌｉｐ８运算模块一起构成ＤＣＴ＿ＩＤＣＴ二维运算模块，用于进行二维ＤＣＴ＿ＩＤＣＴ运算，可选择ＤＣＴ或ＩＤＣＴ运算，并且可根据要求对结果进行ｃｌｉｐ和ａｄｄ运算。...

【技术特征摘要】

【专利技术属性】
技术研发人员：孙进军，周毅，
申请(专利权)人：无锡致新电子科技有限公司，
类型：发明
国别省市：32[中国|江苏]