一种嵌套延迟锁相环路的实时小数分频锁相环制造技术

一种嵌套延迟锁相环路的实时小数分频锁相环，包括鉴频鉴相器

【技术实现步骤摘要】
一种嵌套延迟锁相环路的实时小数分频锁相环


[0001]本专利技术涉及一种小数分频锁相环时钟产生电路
。

技术介绍

[0002]锁相环广泛应用于通信系统
、
时钟数据恢复电路
、
频率综合器
、
有线
/
无线收发器等现代集成电路系统中
。
传统整数锁相环的主要性能之一输出频率分辨率较低，提升频率分辨率伴随着参考时钟频率降低
、
环路带宽减小
、
变频速度减慢等一系列问题，而小数分频锁相环则具有更高的环路带宽，然而小数分频锁相环常用的
delta
‑
sigma
调制器在环路中引入了额外的量化噪声，恶化了输出信号的相位噪声，对新结构低噪声小数分频锁相环的研究具有重要意义
。

技术实现思路

[0003]本专利技术所要解决的技术问题是：本专利技术提供了一种嵌套延迟锁相环路的实时小数分频锁相环，无需
delta
‑
sigma
调制器便能实现小数分频，抑制了量化噪声对输出信号性能的恶化，具有较低的输出时钟信号抖动，较高的频率分辨率，适用于对锁相环的性能要求为低噪声
、
小数分频等应用场景下
。
[0004]本专利技术的上述目的是通过如下技术方案予以实现的：一种实现分频器小数分频的方法，所述分频器包括锁相环路，在所述锁相环路中嵌入延迟锁相环，所述延迟锁相环路为负反馈结构，在每个参考时钟周期，使用延迟锁相环路产生2M
个等差相位；所述
M
的数值与小数部分的有效位数相同；
[0005]对2M
个等差相位进行选相，选相结果即为小数分频对应的相位
。
[0006]优选的，所述选相通过下述方式实现：在时域上，每个参考时钟周期内应该首先产生相位选择控制信号，它的刷新时间应当超前于该周期内最早到达的被选择信号相位，同时，为了保证上个周期的选相时序正确，相位选择信号的刷新时间应该晚于上个周期的最后一个被选择信号相位
。
[0007]优选的，相位选择控制信号由数字控制逻辑电路产生，数字控制逻辑电路的时钟由前一个参考时钟周期的最后一个被选择相位
P_dll[2
M
](t
‑
1)
和该参考时钟周期的第一个被选择相位
P_dll[1](t)
插值得到，在电路初始上电时，
P_dll[2
M
](0)
由一个上电阶跃信号代替
。
[0008]优选的，所述延迟锁相环路包括鉴频鉴相器Ⅱ、
电荷泵Ⅱ、
滤波器Ⅱ、
延迟单元阵列；
[0009]鉴频鉴相器Ⅱ将分频器的分频信号
DIV
和延迟单元阵列的最后一个相位
P_dll[2
M
]之间的相位差转化为脉冲信号
UP2
和
DN2
的脉冲宽度；
[0010]电荷泵Ⅱ根据脉冲信号
UP2
和
DN2
分别开关上下两个电流源，对输出结点
Idll
进行充放电；
[0011]滤波器Ⅱ将电荷泵Ⅱ的输出电流
Idll
转化为电压控制信号
V
C2
，并对电流
Idll
有低
通滤波作用；
[0012]延迟单元阵列由2M
个延迟单元构成，滤波器Ⅱ产生的电压控制信号
V
C2
能够对延迟单元的延迟大小进行调节，每一级延迟单元的输出信号作为输出相位
P_dll[1:2
M
]，在延迟锁相环路的负反馈作用下，
DIV
信号和
P_dell[2
M
]的相位差锁定在2π
，
P_dell[1:2
M
]每两个相邻信号的相位差都为2π
/2
M
。
[0013]一种嵌套延迟锁相环路的实时小数分频锁相环，包括鉴频鉴相器Ⅰ、
电荷泵Ⅰ、
滤波器Ⅰ、
压控振荡器
、
多模分频器
、
延迟锁相环
、
相位选择器
、
数字逻辑控制电路；
[0014]鉴频鉴相器Ⅰ将参考信号
REF
和小数分频相位
Phase_frac
的相位差转化为脉冲信号
UP
和
DN
的脉冲宽度；
[0015]电荷泵Ⅰ根据脉冲信号
UP
和
DN
分别开关上下两个电流源，对输出结点
Iout
进行充放电；
[0016]滤波器Ⅰ将电荷泵Ⅰ的输出电流
Iout
转化为电压控制信号
Vc
，并对电流
Iout
有低通滤波作用；
[0017]压控振荡器根据滤波器1产生的电压控制信号
Vc
输出对应频率的输出信号，该输出信号作为整个电路的输出
Fout
；
[0018]多模分频器将压控振荡器的输出信号进行分频，其分频值
inte
由数字控制逻辑电路产生，多模分频器的输出信号为
DIV
；
[0019]延迟锁相环输入时钟为多模分频器的输出信号
DIV
，产生2M
个等差相位
P_dell[1:2
M
]，通过延迟锁相环路将
DIV
信号和
P_dell[2
M
]的相位差锁定在2π
，即
P_dell[1:2
M
]每两个相邻信号的相位差为2π
/2
M
，
M
的数值与小数分频控制字的小数部分
a
的有效位数相同；
[0020]相位选择器根据数字逻辑控制电路产生的相位选择控制信号
PS_ctrl
对延迟锁相环的输出信号
P_dell[1:2
M
]进行选相，其选相结果
Phase_frac
是小数分频对应的相位，输出给鉴频鉴相器Ⅰ。
[0021]优选的，所述延迟锁相环路包括鉴频鉴相器Ⅱ、
电荷泵Ⅱ、
滤波器Ⅱ、
延迟单元阵列；
[0022]鉴频鉴相器Ⅱ将输入信号
DIV
和延迟单元阵列的最后一个相位
P_dll[2
M
]之间的相位差转化为脉冲信号
UP2
和
DN2
的脉冲宽度；
[0023]电荷泵Ⅱ根据脉冲信号
UP2
和
DN2
分别开关上下两个电流源，对输出结点...

【技术保护点】

【技术特征摘要】
1.
一种实现分频器小数分频的方法，所述分频器包括锁相环路，其特征在于：在所述锁相环路中嵌入延迟锁相环，所述延迟锁相环路为负反馈结构，在每个参考时钟周期，使用延迟锁相环路产生2M
个等差相位；所述
M
的数值与小数部分的有效位数相同；对2M
个等差相位进行选相，选相结果即为小数分频对应的相位
。2.
根据权利要求1所述的方法，其特征在于：所述选相通过下述方式实现：在时域上，每个参考时钟周期内应该首先产生相位选择控制信号，它的刷新时间应当超前于该周期内最早到达的被选择信号相位，同时，为了保证上个周期的选相时序正确，相位选择信号的刷新时间应该晚于上个周期的最后一个被选择信号相位
。3.
根据权利要求2所述方法，其特征在于：相位选择控制信号由数字控制逻辑电路产生，数字控制逻辑电路的时钟由前一个参考时钟周期的最后一个被选择相位
P_dll[2
M
](t
‑
1)
和该参考时钟周期的第一个被选择相位
P_dll[1](t)
插值得到，在电路初始上电时，
P_dll[2
M
](0)
由一个上电阶跃信号代替
。4.
根据权利要求1所述的方法，其特征在于：所述延迟锁相环路包括鉴频鉴相器Ⅱ、
电荷泵Ⅱ、
滤波器Ⅱ、
延迟单元阵列；鉴频鉴相器Ⅱ将分频器的分频信号
DIV
和延迟单元阵列的最后一个相位
P_dll[2
M
]
之间的相位差转化为脉冲信号
UP2
和
DN2
的脉冲宽度；电荷泵Ⅱ根据脉冲信号
UP2
和
DN2
分别开关上下两个电流源，对输出结点
Idll
进行充放电；滤波器Ⅱ将电荷泵Ⅱ的输出电流
Idll
转化为电压控制信号
V
C2
，并对电流
Idll
有低通滤波作用；延迟单元阵列由2M
个延迟单元构成，滤波器Ⅱ产生的电压控制信号
V
C2
能够对延迟单元的延迟大小进行调节，每一级延迟单元的输出信号作为输出相位
P_dll[1:2
M
]
，在延迟锁相环路的负反馈作用下，
DIV
信号和
P_dell[2
M
]
的相位差锁定在2π
，
P_dell[1:2
M
]
每两个相邻信号的相位差都为2π
/2
M
。5.
一种嵌套延迟锁相环路的实时小数分频锁相环，其特征在于：包括鉴频鉴相器Ⅰ、
电荷泵Ⅰ、
滤波器Ⅰ、
压控振荡器
、
多模分频器
、
延迟锁相环
、
相位选择器
、
数字逻辑控制电路；鉴频鉴相器Ⅰ将参考信号
REF
和小数分频相位
Phase_frac
的相位差转化为脉冲信号
UP
和
DN
的脉冲宽度；电荷泵Ⅰ根据脉冲信号
UP
和
DN
分别开关上下两个电流源，对输出结点
Iout
进行充放电；滤波器Ⅰ将电荷泵Ⅰ的输出电流
Iout
转化为电压控制信号
Vc
，并对电流
Iout
有低通滤波作用；压控振荡器根据滤波器1产生的电压控制信号
Vc
输出对应频率的输出信号，该输出信号作为整个电路的输出
Fout
；多模分频器将压控振荡器的输出信号进行分频，其分频值
inte
由数字控制逻辑电路产生，多模分频器的输出信号为
DIV
；延迟锁相环输入时钟为多模分频器的输出信号
DIV
，产生2M
个等差相位
P_dell[1:2
M
]
，通过延迟锁相环路将
DIV
信号和
P_dell[2
M
]
的相位差锁定在2π
，即
P_dell[1:2
M
]
每两个相邻信号的相位差为2π
/2
M
，
M
的数值与小数分频控制字的小数部分
α
的有效位数相同；相位选择器根据数字逻辑控制电路产生的相位选择控制信号
PS_ctrl
对延迟锁相环的
输出信号
P_dell[1:2
M
]
进行选相，其选相结果
Phase_frac
是小数分频对应的相位，输出给鉴频鉴相器Ⅰ。6.
根据权利要求5所述的实时小数分频锁相环，其特征在于：所述延迟锁相环路包括鉴频鉴相器Ⅱ、
电荷泵Ⅱ、
滤波器Ⅱ、
延迟单元阵列；鉴频鉴相器Ⅱ将输入信号
DIV
和延迟单元阵列的最后一个相位
P_dll[2
M
]
之间的相位差转化为脉冲信号
UP2
和
DN2
的脉冲宽度；电荷泵Ⅱ...

【专利技术属性】
技术研发人员：曹军，王勇，康晓飞，王仕祯，张龙，李仲扬，董哲，徐静娴，金箫，张静，
申请(专利权)人：北京微电子技术研究所，
类型：发明
国别省市：