多栅极半导体装置制造方法及图纸

多栅极半导体装置包含隔离部件，设置于基底上方，基底的顶部突出通过隔离部件；通道元件，设置于基底上方；第一介电部件及第二介电部件，设置于隔离部件上方，并将通道元件夹于中间；外延部件，邻接通道元件，并位于基底的顶部的顶表面正上方，基底的顶部的顶表面在隔离部件之上；以及栅极结构，接合通道元件。接合通道元件。接合通道元件。

【技术实现步骤摘要】
多栅极半导体装置


[0001]本技术实施例是有关于半导体技术，且特别是有关于多栅极半导体装置。

技术介绍

[0002]半导体集成电路(integrated circuit，IC)产业已经历了快速成长。在集成电路材料和设计上的技术进步产生了数代集成电路，每一代都比前一代具有更小且更复杂的电路。在集成电路的发展史中，功能密度(即每一芯片区互连的装置数目)增加，同时几何尺寸(即制造过程中所产生的最小的组件或线路)缩小。此元件尺寸微缩化的制程提供增加生产效率与降低相关费用的益处。此元件尺寸微缩化也增加了加工和制造集成电路的复杂性。
[0003]近年来，已引入多栅极装置通过增加栅极通道耦合，降低关态电流及/或减少短通道效应(short
‑
channel effects，SCEs)来改善栅极控制。已引进此类多栅极装置之一为鳍式场效晶体管(fin field
‑
effect transistor，FinFET)。鳍式场效晶体管得名于从形成鳍状结构的基底延伸的鳍状结构，鳍状结构用于形成场效晶体管通道。引入另一种多栅极装置为全绕式栅极(gate
‑
all
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around，GAA)晶体管，以部分用于解决与鳍式场效晶体管相关的效能挑战。全绕式栅极装置得名于栅极结构，全绕式栅极装置的栅极结构延伸围绕通道，以在四个面上提供到达通道的路径。全绕式栅极装置与传统互补金属氧化物半导体(complementary metal
‑
oxide
‑r/>semiconductor，CMOS)制程相容，且全绕式栅极装置的结构允许积极微缩化，同时维持栅极控制并减轻短通道效应。
[0004]为了持续提供在先进技术节点中用于多栅极装置(例如鳍式场效晶体管及全绕式栅极装置)所期望微缩化及增加密度，已引进介电鳍，以改善鳍的一致性(包含半导体鳍及介电鳍)，并定义用于源极/漏极(source/drain，S/D)部件的空间。也可引进包括半导体材料的牺牲包覆层，以填充于半导体鳍与介电鳍之间，以在取代栅极制程中为金属栅极堆叠物保留空间。然而，牺牲包覆层的存在于形成源极/漏极凹口期间施加了蚀刻深度限制，在内部间隙壁形成期间施加了不均匀性，并在通道层释放期间施加了清洁复杂性。因此，虽然现有方法在许多方面为令人满意的，但是最终装置效能方面的挑战可能无法在所有方面都令人满意。

技术实现思路

[0005]在一些实施例中，提供多栅极半导体装置，多栅极半导体装置包含隔离部件，设置于基底上方，其中基底的顶部突出通过隔离部件；多个通道元件，设置于基底上方；第一介电部件及第二介电部件，设置于隔离部件上方，并将多个通道元件夹于中间；外延部件，邻接多个通道元件，并位于基底的顶部的顶表面正上方，其中基底的顶部的顶表面在隔离部件之上；以及栅极结构，接合多个通道元件。
[0006]优选地，该外延部件的一最底部在该隔离部件之上。
[0007]优选地，该第一介电部件的一顶表面在该第二介电部件的一顶表面之上，且其中该栅极结构覆盖该第二介电部件的该顶表面。
[0008]优选地，该第一介电部件的该顶表面高于该栅极结构的顶表面。
[0009]优选地，该第一介电部件包括：第一介电层，位于该隔离部件上；第二介电层，位于该第一介电层上；以及高介电常数介电层，位于该第一介电层及该第二介电层上。
[0010]优选地，该第一介电层围绕该第二介电层。
[0011]优选地，所述多栅极半导体装置更包括自对准盖层，位于该第一介电部件及该栅极结构上。
[0012]优选地，该基底的该顶部的该顶表面具有一凹形。
[0013]优选地，一空隙位于该外延部件与该隔离部件之间。
[0014]优选地，所述多栅极半导体装置更包括多个栅极侧壁间隙壁，位于该栅极结构的两侧，且在该多个通道元件上。
附图说明
[0015]根据以下的详细说明并配合所附图式可以更加理解本技术实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
[0016]图1A及图1B显示依据本技术实施例一个或多个方面，形成多栅极装置的方法的流程图。
[0017]图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A及图20A为依据本技术实施例各方面，依据图1A及图1B的方法，在制造过程期间的半导体结构的透视图。
[0018]图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图9C、图9D、图10B、图10C、图10D、图10E、图10F、图11B、图11C、图11D、图11E、图11F、图12B、图12C、图12D、图12E、图12F、图13B、图13C、图13D、图13E、图13F、图14B、图14C、图14D、图14E、图14F、图15B、图15C、图15D、图15E、图15F、图16B、图16C、图16D、图16E、图16F、图17B、图17C、图17D、图17E、图17F、图18B、图18C、图18D、图18E、图18F、图19B、图19C、图19D、图19E、图19F、图20B、图20C、图20D、图20E及图20F图显示依据本技术实施例各方面，依据图1A及图1B的方法，依据图1A及图1B的方法，在制造过程期间的半导体结构的剖面示意图。
[0019]其中，附图标记说明如下：
[0020]100：方法
[0021]102，104，106，108，110，112，114，116，118，120，122，124，126，128，130，132，134，136，138：操作
[0022]200：半导体装置
[0023]202：基底
[0024]203：基部
[0025]204：外延堆叠物
[0026]206，208：外延层
[0027]206
’
：虚线框
[0028]210：半导体鳍
[0029]212：硬遮罩层
[0030]212A：氧化层
[0031]212B：氮化层
[0032]214：沟槽
[0033]220：浅沟槽隔离部件
[0034]222：包覆层
[0035]224，226：介电层
[0036]228：介电鳍
[0037]230：高介电常数介电层
[0038]232：沟槽
[0039]234：虚设栅极结构
[0040]236：硬遮罩
[0041]242：栅极侧壁间隙壁
[0042]246：源极/漏极凹口
[0043]248：内部间隙壁凹穴
[0044]250：内部间隙壁
[0045]252：源极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多栅极半导体装置，其特征在于，包括：一隔离部件，设置于一基底上方，其中该基底的一顶部突出通过该隔离部件；多个通道元件，设置于该基底上方；一第一介电部件及一第二介电部件，设置于该隔离部件上方，并将该多个通道元件夹于中间；一外延部件，邻接该多个通道元件，并位于该基底的该顶部的一顶表面正上方，其中该基底的该顶部的该顶表面在该隔离部件之上；以及一栅极结构，接合该多个通道元件。2.如权利要求1所述的多栅极半导体装置，其特征在于，该外延部件的一最底部在该隔离部件之上。3.如权利要求1所述的多栅极半导体装置，其特征在于，该第一介电部件的一顶表面在该第二介电部件的一顶表面之上，且其中该栅极结构覆盖该第二介电部件的该顶表面。4.如权利要求3所述的多栅极半导体装置，其特征在于，该第一介电部件的该顶表面高于该栅极结构的顶表面。5.如权...

【专利技术属性】
技术研发人员：刘格成，刘昌淼，尚慧玲，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：