一种高密度低寄生的电容装置制造方法及图纸

本发明专利技术公开了一种高密度低寄生的电容装置，包括：一个由多晶硅栅、栅氧及连接到一起的源、漏和Ｎ阱构成的ＰＭＯＳ电容；多晶硅栅与第一层金属之间的第一电容；同一层金属之间的第二电容，其中该同一层金属由金属方块阵列构成，且每一个金属方块与其相邻的金属方块分别连接到电容装置的Ａ端口和Ｂ端口；通孔与通孔之间的第三电容，其中每个通孔与其相邻的通孔分别连接到电容装置的Ａ端口和Ｂ端口；ＭＩＭ电容，具有上极板和下极板，上极板和下极板分别连接到电容装置的Ａ端口和Ｂ端口。本发明专利技术通过在ＭＯＳ电容上实现多晶硅栅与金属层之间的电容、同层金属之间的电容、通孔与通孔之间的电容、ＭＩＭ电容等，最大限度的实现了单位面积上的电容。

【技术实现步骤摘要】

本专利技术涉及集成电路
，特别是一种高密度低寄生的电容装置，可应用于 集成电路下面的多个子领域，如存储器、RFID、电荷泵等。
技术介绍
如何最大限度的利用集成电路工艺制造出高密度、低寄生、高精度的电容对集成 电路设计各领域是至关重要的。高密度的电容能大大减小芯片的面积，降低成本；而低寄生 的电容可以减小芯片的额外功耗；高精度的电容又能够大大提升芯片的性能；而与M0S工 艺相兼容的高性能的电容又能大大的降低芯片所带来的额外的制造费用。 目前与MOS工艺兼容的电容主要有MOS电容、MM电容以及金属互联层之间形成 的电容。传统的M0S电容是由多晶硅栅，栅氧及半导体衬底构成的，具有较大的单位面积电 容。对于由NMOS管实现的电容，电容的一端必须接地，限制了其应用。而对于由PMOS管实 现的电容，由于N阱到P衬底之间的寄生电容较大，寄生电容通常约为有效电容的10% 20%，它会使电路产生额外的功耗，影响电路的性能。然而，在深亚微米工艺中，光刻精度 的提高，使得金属层与金属层，通孔与通孔的距离可以大大的减小，因此我们可以考虑利用 M0S电容的上层空间实现较大的金属互联线电容、通孔电容和MM电容，从而实现更大的电 容密度。
技术实现思路
( — )要解决的技术问题 针对现有技术的不足，本专利技术的主要目的在于提供一种高密度低寄生的电容装置，以实现更大的电容密度，非常适合于低功耗，小面积要求的芯片设计。( 二 )技术方案 为达到上述目的，本专利技术提供了一种高密度低寄生的电容装置，具有A端口和B端 口，该电容装置还包括 —个由多晶硅栅10、栅氧及连接到一起的源17、漏18和N阱19构成的PMOS电容 16，其中源17、漏18和N阱19连接到电容装置的A端口 ，多晶硅栅10连接到电容装置的B 端口 ； 多晶硅栅10与第一层金属11之间的第一电容，其中第一层金属11连接到电容装置的A端口； 同一层金属12之间的第二电容，其中该同一层金属12由金属方块阵列构成，每一个金属方块与其相邻的金属方块分别通过通孔连接到电容装置的A端口和B端口 ； 通孔与通孔之间的第三电容，其中每个通孔与其相邻的通孔分别连接到电容装置的A端口和B端口； MIM电容，其中MM电容具有上极板15和下极板14，上极板15和下极板14分别 连接到电容装置的A端口和B端口 。3 上述方案中，所述多晶硅栅IO与第一层金属11之间的第一电容、同一层金属12 之间的第二电容、通孔与通孔之间的第三电容，以及MM电容都制作在PM0S电容16之上。 上述方案中，所述MM电容的下极板14是完整的金属面，所述第一层金属11是完 整的金属面，而中间各层金属层由金属方块阵列构成。 上述方案中，所述PMOS电容16由NM0S电容36代替，该NM0S电容36由多晶硅栅 30、栅氧及连接到一起的源37、漏38构成。 上述方案中，所述PMOS电容16由第四电容46代替，该第四电容46由多晶硅栅40、栅氧及N阱47构成。(三)有益效果 从上述技术方案可以看出，本专利技术具有以下有益效果 1、本专利技术在同一面积上集成了M0S电容，多晶硅与金属层之间的电容，相同金属 层之间的电容，通孔与通孔之间的电容及MM电容，而且也将各金属层到衬底的寄生电容 转化为有效电容，因此减小了寄生电容所占有效电容的比例，而且也增加了单位面积上的 有效电容。 2、本专利技术可以减小PM0S电容中N阱到P衬底之间的寄生电容所占有效电容的比 例，降低电路的额外功耗，提高电路的性能。 3、由于中间各层金属层由金属方块阵列组成，每一个方块通过通孔连接到第一层 金属或者MIM电容的下极板，且每一个金属块四周的金属块都是连接与这个金属块相反的 端口。这样在每一个金属方块及通孔的四周都存在相应的有效电容。 4、随着工艺特征尺寸的下降，光刻精度的提高，金属层数的增加，金属层与金属 层，通孔与通孔之间的间距可以进一步縮小，有效电容可以进一步增加，可以预见该技术方 案的效果会更加显著。附图说明 图1为本专利技术提供的高密度低寄生的电容装置的剖面图； 图2是图1中电容装置的中间层金属的俯视图。 图3是图1中电容装置的第一种替代方式的剖面图。 图4是图1中电容装置的第二种替代方式的剖面图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本专利技术进一步详细说明。 本专利技术提出的这种高密度低寄生的电容装置，首先在单位面积上实现了电容的最 大化，其次可以有效的降低PMOS电容中N阱到P衬底的寄生电容，另外，本专利技术中采用的特 殊的中间层金属互联结构能够使相同金属层之间的电容，通孔与通孔之间的电容最大化， 随着工艺特征尺寸的下降，光刻精度的提高，金属层数的增加，金属层与金属层，通孔与通 孔之间的间距可以进一步縮小，有效电容可以进一步增加，可以预见该技术方案的效果会 更加显著。 图1是本专利技术提出的高密度低寄生的电容装置的剖面图。该电容装置具有A端口和B端口，该电容装置包括一个由多晶硅栅10、栅氧及连接到一起的源17、漏18和N阱19 构成的P型金属氧化物半导体(PMOS)电容16，其中源17、漏18和N阱19连接到电容装置 的A端口，多晶硅栅IO连接到电容装置的B端口 ；多晶硅栅10与第一层金属ll之间的第 一电容，其中第一层金属ll连接到电容装置的A端口 ；同一层金属12之间的第二电容，其 中该层金属12由金属方块阵列构成，每一个金属方块与其相邻的金属方块分别通过通孔 连接到电容装置的A端口和B端口 ；通孔与通孔之间的第三电容，其中每个通孔与其相邻 的通孔分别连接到电容装置的A端口和B端口 ；金属-绝缘体-金属(MM)电容，其中MIM 电容具有上极板15和下极板14，上极板15和下极板14分别连接到电容装置的A端口和B 端口。在这种结构中，利用了通孔与通孔之间的电容，因为上下相邻金属层的间距往往大于 金属层的厚度，对于同样大小的金属方块，通孔与通孔之间的电容会比金属与金属之间的 电容大。对于不支持MM电容的集成电路工艺，则该电容装置则不包含MM电容的上极板 15。 图2是图1中电容装置的中间层金属的俯视图。MIM电容的下极板14是完整的金 属面，多晶硅栅之上的第一层金属11是完整的金属面。而中间各层金属由金属方块阵列组 成，每一个方块通过通孔连接到第一层金属或者MIM电容的下极板，且每一个金属块四周 的金属块都是连接与这个金属块相反的端口。这样在每一个金属方块及通孔的四周都存在 相应的有效电容。可以看出，金属方块越小越好，而方块之间的间距也是越小越好，通孔则 越大越好。 另外，所述多晶硅栅10与第一层金属11之间的第一电容、同一层金属12之间的 第二电容、通孔与通孔之间的第三电容，以及MM电容都制作在PMOS电容16之上，以使单 位面积的电容最大化。 图3是图1中电容装置的第一种替代方式的剖面图。与图1中的电容装置的主要 区别在于，用N型金属氧化物半导体(NMOS)电容36替代了图1中的PMOS电容16，该NM0S 电容36由多晶硅栅30、栅氧及连接到一起的源37、漏38构成。 图4是图1中电容装置的第二种替代方式的剖面图。与图1中的电容装置的主要 区别在于，用多晶硅栅与N阱之间的第四电容46替本文档来自技高网...

【技术保护点】
一种高密度低寄生的电容装置，具有Ａ端口和Ｂ端口，其特征在于，该电容装置还包括：一个由多晶硅栅（１０）、栅氧及连接到一起的源（１７）、漏（１８）和Ｎ阱（１９）构成的ＰＭＯＳ电容（１６），其中源（１７）、漏（１８）和Ｎ阱（１９）连接到电容装置的Ａ端口，多晶硅栅（１０）连接到电容装置的Ｂ端口；多晶硅栅（１０）与第一层金属（１１）之间的第一电容，其中第一层金属（１１）连接到电容装置的Ａ端口；同一层金属（１２）之间的第二电容，其中该同一层金属（１２）由金属方块阵列构成，每一个金属方块与其相邻的金属方块分别通过通孔连接到电容装置的Ａ端口和Ｂ端口；通孔与通孔之间的第三电容，其中每个通孔与其相邻的通孔分别连接到电容装置的Ａ端口和Ｂ端口；ＭＩＭ电容，其中ＭＩＭ电容具有上极板（１５）和下极板（１４），上极板（１５）和下极板（１４）分别连接到电容装置的Ａ端口和Ｂ端口。

【技术特征摘要】

【专利技术属性】
技术研发人员：冯鹏，吴南健，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：11[中国|北京]