一种制造技术

本发明专利技术公开一种

【技术实现步骤摘要】
一种CML接口转SDI接口的视频采集输出装置及方法


[0001]本专利技术涉及数字视频信号
，特别涉及一种
CML
接口转
SDI
接口的视频采集输出装置及方法
。

技术介绍

[0002]CML(CircuitMode Logic)
是一种电流模式逻辑，主要依靠电流驱动，是高速数据传输接口中最简单的一种；
CML
的输出电路形式是单个差分对进行传输，并且支持较高的数据传输速率，因此应用较为广泛
。SDI(Serial digital interface)
是一种数字分量串行接口，按速率分为标清
SD
‑
SDI、
高清标准
HD
‑
SDI
和全高清标准
3G
‑
SDI
，对应速率分别是
270Mb/s、1.485Gb/s
和
2.97Gb/s
；具备易用性
、
非压缩性
、
高清实时等优势
。
[0003]CML
接口的电路形式是一个差分对，相较于其它高速数据传输接口电路最简单，同时使得产品兼备高速数据采集的同时，还具有低功耗
、
小型化的优势；
SDI
接口具备的易用性
、
通用性，两者的组合填补了接口转换应用领域的空白
。

技术实现思路

[0004]本专利技术的目的在于提供一种
CML
接口转
SDI
接口的视频采集输出装置及方法，以解决
技术介绍
中的问题
。
[0005]为解决上述技术问题，本专利技术提供了一种
CML
接口转
SDI
接口的视频采集输出装置及方法，包括
FPGA
芯片
、DDR3
外部存储器
、
电源管理单元
、
两个
CML
解码芯片
、
一个
SDI
编码芯片
、
串口通讯芯片；
[0006]CML
解码芯片连接
CML
接口，
SDI
编码芯片连接
SDI
接口；
FPGA
芯片连接有视频编解码芯片，所述视频编解码芯片实现不同功能的配置，包括视频编解码芯片使能信号
、
参考时钟信号
、
复位信号以及其它可配置的信号；
[0007]两路
CML
视频数据根据数据采集模块的检测结果以及串口指令来选择不同的处理方式，包括：对两路输入的
CML
视频数据进行裁剪，实现视频的拼接输出；对外部存储器地址
、
长度进行从新配置，实现两路视频的分别显示；
[0008]输入接口数据进入
FPGA
芯片内部，先通过数据采集模块，其功能包括驱动配置，数据解码，视频检测，参数获取；再通过数据位宽转换模块，实现数据的位宽转换及时钟内同步；再到指令解析及预处理模块中，获取视频信号输出模式
、
视频输出格式指令及进行指令对应的预处理，最后进行数据缓存和协议编码，实现视频从
SDI
接口的输出
。
[0009]在一种实施方式中，所述串口指令控制更改视频输出分辨率和帧频，
FPGA
芯片内部的时钟管理单元产生视频输出像素时钟
。
[0010]在一种实施方式中，所述
CML
接口转
SDI
接口的视频采集输出装置支持
HD
‑
SDI
及
3G
‑
SDI。
[0011]一种
CML
接口转
SDI
接口的视频采集输出方法，其特征在于，包括：
[0012]步骤一：数据采集模块；
FPGA
芯片对
CML
解码芯片进行驱动配置，接收
CML
解码芯片
输出的并行数据；根据相机自定协议，进行数据解码，恢复出图像行
、
场及数据；再对图像行
、
场信号进行有效检测，判断该路视频数据是否正常接收，并反馈至装置监测点；
[0013]步骤
1.1、
当视频检测模块发现无外部视频输入时，则装置输出固定模拟源图像，并反馈至装置监测点，告知当前无外部输入，检查外部视频信号是否正常；
[0014]步骤
1.2、
当视频检测模块发现有视频输入时，对接收到的视频数据进行解码，获得行
、
场同步以及数据信号，获取视频图像的有效分辨率
、
行消隐长度及帧频参数；
[0015]步骤二：数据位宽转换模块；数据采集模块中的采集到的数据位宽与实际图像的像素位宽不相同，进行数据位宽转换和行信号拓宽处理；
[0016]步骤
2.1、
采用行缓存及时钟等比例倍频的方式进行数据位宽转换，原始时钟和转换时钟按数据位宽的比例进行倍频，从而实现数据位宽的转换；转换时钟为内部
PLL
产生，在位宽转换的同时，数据也进行时钟内同步；
[0017]步骤三：指令解析及预处理模块，指令解析模块完成对串口指令的接收与解析，获取相应指令；预处理模块根据获得的指令来确定需要处理的模式；
[0018]步骤
3.1、
当指令解析模块接收外部到串口包，判断帧头及校验和，再解析包中的命令字；预处理模块按照约定的协议进行后续操作：是否进行视频图像的裁剪
、
视频输出模式及视频输出格式；
[0019]步骤四：数据缓存和视频输出模块，将预处理后视频数据缓存到外部存储器，按照与处理模块输出的视频格式参数进行数据读取输出；
[0020]步骤
4.1、
数据缓存实现预处理后的视频数据帧缓存；以
SDI
标准格式产生输出视频行
、
场信号，根据预处理模块输出的视频格式参数进行两路
CML
视频数据的不同方式的填充，分别为两路视频裁剪拼接
、
两路分别居中显示，生成满足指令要求的图像数据，最后通过
SDI
接口输出
[0021]在一种实施方式中，所述数据采集模块中，驱动配置的主要工作是对外部
CML
解码芯片及
SDI
编码芯片进行驱动，配置
CML
解码芯片
TLK1501
和
SDI
编码芯片
LMH0340
；配置内容为
FPGA
芯片发送使能信号
、
复位信号
、
参考时钟信号及其它相关本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种
CML
接口转
SDI
接口的视频采集输出装置，其特征在于，包括
FPGA
芯片
、DDR3
外部存储器
、
电源管理单元
、
两个
CML
解码芯片
、
一个
SDI
编码芯片
、
串口通讯芯片；
CML
解码芯片连接
CML
接口，
SDI
编码芯片连接
SDI
接口；
FPGA
芯片连接有视频编解码芯片，所述视频编解码芯片实现不同功能的配置，包括视频编解码芯片使能信号
、
参考时钟信号
、
复位信号以及其它可配置的信号；两路
CML
视频数据根据数据采集模块的检测结果以及串口指令来选择不同的处理方式，包括：对两路输入的
CML
视频数据进行裁剪，实现视频的拼接输出；对外部存储器地址
、
长度进行从新配置，实现两路视频的分别显示；输入接口数据进入
FPGA
芯片内部，先通过数据采集模块，其功能包括驱动配置，数据解码，视频检测，参数获取；再通过数据位宽转换模块，实现数据的位宽转换及时钟内同步；再到指令解析及预处理模块中，获取视频信号输出模式
、
视频输出格式指令及进行指令对应的预处理，最后进行数据缓存和协议编码，实现视频从
SDI
接口的输出
。2.
如权利要求1所述的
CML
接口转
SDI
接口的视频采集输出装置，其特征在于，所述串口指令控制更改视频输出分辨率和帧频，
FPGA
芯片内部的时钟管理单元产生视频输出像素时钟
。3.
如权利要求1所述的
CML
接口转
SDI
接口的视频采集输出装置，其特征在于，所述
CML
接口转
SDI
接口的视频采集输出装置支持
HD
‑
SDI
及
3G
‑
SDI。4.
一种基于权利要求1‑3任一项所述的
CML
接口转
SDI
接口的视频采集输出装置的工作方法，其特征在于，包括：步骤一：数据采集模块；
FPGA
芯片对
CML
解码芯片进行驱动配置，接收
CML
解码芯片输出的并行数据；根据相机自定协议，进行数据解码，恢复出图像行
、
场及数据；再对图像行
、
场信号进行有效检测，判断该路视频数据是否正常接收，并反馈至装置监测点；步骤
1.1、
当视频检测模块发现无外部视频输入时，则装置输出固定模拟源图像，并反馈至装置监测点，告知当前无外部输入，检查外部视频信号是否正常；步骤
1.2、
当视频检测模块发现有视频输入时，对接收到的视频数据进行解码，获得行
、
场同步以及数据信号，获取视频图像的有效分辨率
、
行消隐长度及帧频参数；步骤二：数据位宽转换模块；数据采集模块中的采集到的数据位宽与实际图像的像素位宽不相同，进行数据位宽转换和行信号拓宽处理；步骤
2.1、
采用行缓存及时钟等比例倍频的方式进行数据位宽转换，原始时钟和转换时钟按数据位宽的比例进行倍频，从而实现数据位宽的转换；转换时钟为内部
PLL
产生，...

【专利技术属性】
技术研发人员：唐俊，朱鸿泰，王正行，汪智，李金鹏，杨赟辉，杨希，
申请(专利权)人：中科芯集成电路有限公司，
类型：发明
国别省市：