一种带有高阶温度补偿的带隙基准电路制造技术

本发明专利技术提供的一种带有高阶温度补偿的带隙基准电路，由高阶曲率补偿电路4产生亚阈值漏电流，在亚阈值漏电流的作用下使产生与温度成正比例关系电流的电路1中两个晶体管源端的电压相等，来抑制

【技术实现步骤摘要】
一种带有高阶温度补偿的带隙基准电路


[0001]本专利技术属于电源电路
，具体涉及一种带有高阶温度补偿的带隙基准电路
。

技术介绍

[0002]随着集成电路技术的飞速发展，带隙基准电路已成为几乎所有模拟及数模混合电路系统中不可缺少的基本，电路模块
。
在集成电路尤其是模拟电路设计领域，大部分电路都要求有合适的稳定的偏置，使电路能够稳定地工作在期望的状态，其性能特性直接影响模拟及数模混合电路系统的性能特性，这就要求带隙基准对电源电压
、
工艺温度及工艺误差的变化不敏感
。
[0003]图1给出了一种传统的一阶带隙基准，
PNP
型三极管
Q2
的发射极面积是
PNP
型三极管
Q1
的发射极面积的
N
倍，
PNP
型三极管
Q3
的发射极
‑
基极电压
V
EB3
随着温度增加而降低
。
该带隙利用
M1
～
M4
晶体管组成的电流镜电路使
A、B
节点的电压相等，产生流过电阻
R1
大小为的
PTAT
电流，其中
k
是玻耳兹曼常数，
T
是绝对温度，
q
是电子电荷
。
再通过电流镜
M5
输出基准电路
V
REF
，式中，
V
EB3
具有负温度系数，具有正温度系数，因而合理调整
N、R1及
R2的大小，在一定温度范围内可以得到零温度系数的带隙基准参考电压
V
REF
。
[0004]然而，节点
A、B
的电压并不能完全相等，并且电流镜
M1、M2、M5
之间存在着失配，且由于
PNP
型三极管发射极
‑
基极电压
V
EB
的温度非线性，这使得一阶带隙基准参考电压具有较高的温度系数，从而制约了一阶带隙基准电路在高精度系统等场景中的应用
。

技术实现思路

[0005]为了解决现有技术中所存在的上述问题，本专利技术提供了一种带有高阶温度补偿的带隙基准电路
。
[0006]本专利技术要解决的技术问题通过以下技术方案实现：
[0007]本专利技术提供一种带有高阶温度补偿的带隙基准电路，包括：产生与温度成正比例关系电流的电路
1、
产生与温度成负比例关系电流的电路
2、
基准电压产生电路
3、
高阶曲率补偿电路4和提高电源抑制比的辅助电路5；
[0008]所述产生与温度成正比例关系电流的电路1用于产生与绝对温度成正比的第一比例电流；
[0009]所述产生与温度成负比例关系电流的电路2用于产生与绝对温度成反比的第二比例电流；
[0010]所述基准电压产生电路3用于按预设比例，将所述第一比例电流与第二比例电流所产生的电压相加，得到具有零温度系数的基准电压并输出，以降低所述带有高阶温度补偿的带隙基准电路的温度系数；
[0011]高阶曲率补偿电路4用于产生亚阈值漏电流，并在亚阈值漏电流以及产生与温度成正比例关系电流的电路1的作用下，通过调整自身电阻阻值的方式，以保持带有高阶温度补偿的带隙基准电路处于亚阈值区，从而降低基准电压在工作温度范围内的偏差值；
[0012]电路图所述提高电源抑制比的辅助电路5采用共源共栅结构增大增益的方式，提高所述带有高阶温度补偿的带隙基准电路的电源抑制比
。
[0013]可选地，所述带有高阶温度补偿的带隙基准电路还包括：启动电路6；
[0014]所述启动电路6用于上电时启动所述产生与温度成正比例关系电流的电路1和产生与温度成负比例关系电流的电路
2。
[0015]可选地，所述产生与温度成正比例关系电流的电路1与所述启动电路6以及所述高阶曲率补偿电路4相连；所述提高电源抑制比的辅助电路5与所述高阶曲率补偿电路
4、
所述基准电压产生电路3相连；所述产生与温度成负比例关系电流的电路2与所述基准电压产生电路
3、
以及所述提高电源抑制比的辅助电路5相连；所述基准电压产生电路3与所述产生与温度成负比例关系电流的电路2相连
。
[0016]可选地，所述启动电路6包括：第一
PMOS
晶体管
M1、
第二
NMOS
晶体管
M2、
第三
NMOS
晶体管
M3、
第四
NMOS
晶体管
M4、
第五
NMOS
晶体管
M5、
第二十一
PMOS
晶体管
M21、
第二十三
NMOS
晶体管
M23、
第二十四
NMOS
晶体管
M24、
第二十五
NMOS
晶体管
M25、
以及第二十六
NMOS
晶体管
M26
；
[0017]其中，第一
PMOS
晶体管
M1
的源极
、
第二
NMOS
晶体管
M2
的栅极
、
第三
NMOS
晶体管
M3
的栅极
、
第四
NMOS
晶体管
M4
的栅极
、
第五
NMOS
晶体管
M5
的栅极
、
第二十一
PMOS
晶体管
M21
的源极
、
第二十三
NMOS
晶体管
M23
的栅极
、
第二十四
NMOS
晶体管
M24
的栅极
、
第二十五
NMOS
晶体管
M25
的栅极
、
第二十六
NMOS
晶体管
M26
的栅极与外部电源
VDD
相连，第二
NMOS
晶体管
M2
的源极连接第三
NMOS
晶体管
M3
的漏级，第三
NMOS
晶体管
M3
的源极连接第四
NMOS
晶体管
M4
的漏级，第四
NMOS
晶体管
M4
的源极连接第五
NMOS
晶体管<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种带有高阶温度补偿的带隙基准电路，其特征在于，包括：产生与温度成正比例关系电流的电路
(1)、
产生与温度成负比例关系电流的电路
(2)、
基准电压产生电路
(3)、
高阶曲率补偿电路
(4)
和提高电源抑制比的辅助电路
(5)
；所述产生与温度成正比例关系电流的电路
(1)
用于产生与绝对温度成正比的第一比例电流；所述产生与温度成负比例关系电流的电路
(2)
用于产生与绝对温度成反比的第二比例电流；所述基准电压产生电路
(3)
用于按预设比例，将所述第一比例电流与第二比例电流所产生的电压相加，得到具有零温度系数的基准电压并输出，以降低所述带有高阶温度补偿的带隙基准电路的温度系数；高阶曲率补偿电路
(4)
用于产生亚阈值漏电流，并在亚阈值漏电流以及产生与温度成正比例关系电流的电路
(1)
的作用下，通过调整自身电阻阻值的方式，以保持带有高阶温度补偿的带隙基准电路处于亚阈值区，从而降低基准电压在工作温度范围内的偏差值；电路图所述提高电源抑制比的辅助电路
(5)
采用共源共栅结构增大增益的方式，提高所述带有高阶温度补偿的带隙基准电路的电源抑制比
。2.
根据权利要求1所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述带有高阶温度补偿的带隙基准电路还包括：启动电路
(6)
；所述启动电路
(6)
用于上电时启动所述产生与温度成正比例关系电流的电路
(1)
和产生与温度成负比例关系电流的电路
(2)。3.
根据权利要求2所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述产生与温度成正比例关系电流的电路
(1)
与所述启动电路
(6)
以及所述高阶曲率补偿电路
(4)
相连；所述提高电源抑制比的辅助电路
(5)
与所述高阶曲率补偿电路
(4)、
所述基准电压产生电路
(3)
相连；所述产生与温度成负比例关系电流的电路
(2)
与所述基准电压产生电路
(3)、
以及所述提高电源抑制比的辅助电路
(5)
相连；所述基准电压产生电路
(3)
与所述产生与温度成负比例关系电流的电路
(2)
相连
。4.
根据权利要求2所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述启动电路
(6)
包括：第一
PMOS
晶体管
(M1)、
第二
NMOS
晶体管
(M2)、
第三
NMOS
晶体管
(M3)、
第四
NMOS
晶体管
(M4)、
第五
NMOS
晶体管
(M5)、
第二十一
PMOS
晶体管
(M21)、
第二十三
NMOS
晶体管
(M23)、
第二十四
NMOS
晶体管
(M24)、
第二十五
NMOS
晶体管
(M25)、
以及第二十六
NMOS
晶体管
(M26)
；其中，第一
PMOS
晶体管
(M1)
的源极
、
第二
NMOS
晶体管
(M2)
的栅极
、
第三
NMOS
晶体管
(M3)
的栅极
、
第四
NMOS
晶体管
(M4)
的栅极
、
第五
NMOS
晶体管
(M5)
的栅极
、
第二十一
PMOS
晶体管
(M21)
的源极
、
第二十三
NMOS
晶体管
(M23)
的栅极
、
第二十四
NMOS
晶体管
(M24)
的栅极
、
第二十五
NMOS
晶体管
(M25)
的栅极
、
第二十六
NMOS
晶体管
(M26)
的栅极与外部电源
(VDD)
相连，第二
NMOS
晶体管
(M2)
的源极连接第三
NMOS
晶体管
(M3)
的漏级，第三
NMOS
晶体管
(M3)
的源极连接第四
NMOS
晶体管
(M4)
的漏级，第四
NMOS
晶体管
(M4)
的源极连接第五
NMOS
晶体管
(M5)
的漏级，第五
NMOS
晶体管
(M5)
的源极与外部地线
(GND)
相连，第二十三
NMOS
晶体管
(M23)
的源极连接第二十四
NMOS
晶体管
(M24)
的漏级，第二十四
NMOS
晶体管
(M24)
的源极连接第二十五
NMOS
晶体管
(M25)
的漏级，第二十五
NMOS
晶体管
(M25)
的源极连接第二十六
NMOS
晶体管
(M26)
的漏级，第二十六
NMOS
晶体管
(M26)
的源极与外部地线
(GND)
相连
。
5.
根据权利要求1所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述产生与温度成正比例关系电流的电路
(1)
包括：第六
PMOS
晶体管
(M6)
，第九
PMOS
晶体管
(M9)
，第十
PMOS
晶体管
(M10)
，第十一
PMOS
晶体管
(M11)
，第七
NMOS
晶体管
(M7)
，第八
NMOS
晶体管
(M8)
，第十二
NMOS
晶体管
(M12)
，第三电阻
(R3)
，第一
PNP
晶体管
(Q1)
，第二
PNP
晶体管
(Q2)
以及第三
PNP
晶体管
(Q3)
；在所述产生与温度成正比例关系电流的电路
(1)
中第六
PMOS
晶体管
(M6)
的源极与第九
PMOS
晶体管
(M9)
的源极
、
第十
PMOS
晶体管
(M10)
的源极
、
第十一
PMOS
晶体管
(M11)
的源极以及外部电源
(VDD)
相连，第六
PMOS
晶体管
(M6)
的漏极与第七
NMOS
晶体管
(M7)
的漏极，第七
NMOS
晶体管
(M7)
的栅极
、
第八
NMOS
晶体管
(M8)
的栅极
、
第十一
PMOS
晶体管
(M11)
的漏极以及第十二
NMOS
晶体管
(M12)
的栅极相连，第七
NMOS
晶体管
(M7)
的源极与第一
NPN
晶体管
(Q1)
的发射极相连，第八
NMOS
晶体管
(M8)
的源极与第二
NPN
晶体管
(Q2)
的发射极相连，第一
PNP
晶体管

【专利技术属性】
技术研发人员：刘术彬，党一臣，唐元昊，王晓晖，
申请(专利权)人：西安电子科技大学重庆集成电路创新研究院，
类型：发明
国别省市：