存储器测试方法、装置、电子设备及存储介质制造方法及图纸

本公开提供一种存储器测试方法，属于半导体技术领域。该存储器测试方法包括：获取预设测试图案；按照预设测试图案，对存储器上的待测试存储阵列执行数据写入操作；调低待测试存储阵列中晶体管的栅极与源极之间的压差；对压差降低后的待测试存储阵列执行数据读取操作，得到读取数据；基于预设测试图案和读取数据，确定存储器的失效测试结果。本公开通过调低待测试存储阵列中晶体管的栅极与源极之间的压差，制造一种针对PC

【技术实现步骤摘要】
存储器测试方法、装置、电子设备及存储介质


[0001]本公开涉及半导体
，具体而言，涉及一种存储器测试方法、装置、电子设备及计算机可读存储介质。

技术介绍

[0002]诸如动态随机存取存储器(Dynamic Random Access Memory，DRAM)等存储器是计算机中常用的半导体存储器件。随着工艺尺寸的日益减小，器件和线路更加容易出现失效单元(Fail Bit，FB)，需要使用存储器测试方法将这些失效单元给抓取出来。
[0003]随着工艺尺寸的减小使得周边接触(periphery contact，PC)的尺寸更加不容易控制，经常做出的PC尺寸大于目标值，导致PC与周边上的栅极(periphery gate，PG)的距离更加接近，容易造成存储单元的失效(fail)。这种失效往往不直接在测试前期暴露出来，而是在客户使用之后或者早期寿命失效率(Early Life Failure Rate，ELFR)测试时由于样品老化而出现，降低产品的可靠性。为了提高可靠性，需要在前期将这些失效抓取出来。
[0004]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0005]本公开的目的在于提供一种存储器测试方法、装置、电子设备及存储介质，能够在测试前期抓取出不易暴露的失效，提高存储器产品的可靠性。
[0006]根据本公开的一个方面，提供了一种存储器测试方法，所述方法包括：获取预设测试图案；按照所述预设测试图案，对所述存储器上的待测试存储阵列执行数据写入操作；调低所述待测试存储阵列中晶体管的栅极与源极之间的压差；对压差降低后的待测试存储阵列执行数据读取操作，得到读取数据；基于所述预设测试图案和所述读取数据，确定所述存储器的失效测试结果。
[0007]在本公开的一些示例性实施例中，调低所述待测试存储阵列中晶体管的栅极与源极之间的压差，包括：将所述待测试存储阵列中晶体管的栅极电压由第一电压值调低至第二电压值；和/或，将所述待测试存储阵列中晶体管的源极电压由第三电压值调高至第四电压值。
[0008]在本公开的一些示例性实施例中，所述待测试存储阵列包括多条位线和阵列分布的多个存储单元，所述待测试存储阵列中的晶体管为所述存储单元中的晶体管，每条所述位线耦接有一列存储单元；所述预设测试图案为用于在奇数位线耦接的存储单元上写第一数值、且在偶数位线耦接的存储单元上写第二数值的测试图案；或，所述预设测试图案为用于在奇数位线耦接的存储单元上写所述第二数值、且在偶数位线耦接的存储单元上写所述第一数值的测试图案。
[0009]在本公开的一些示例性实施例中，所述待测试存储阵列包括多条字线和阵列分布的多个存储单元，所述待测试存储阵列中的晶体管为所述存储单元中的晶体管，每条所述
字线耦接有一行存储单元；在所述调低所述待测试存储阵列中晶体管的栅极与源极之间的压差之后，且在所述对压差降低后的待测试存储阵列执行数据读取操作，得到读取数据之前，所述方法还包括：依次对所述多条字线执行预充电操作，所述多条字线的行地址预充电时间大于或等于充电阈值；对预充电后的所述多条字线执行刷新操作。
[0010]在本公开的一些示例性实施例中，所述充电阈值的取值范围为8ns
‑
20ns。
[0011]在本公开的一些示例性实施例中，所述第二电压值的取值范围为2.0V
‑
3.0V；所述第四电压值的取值范围为
‑
0.2V
‑
0.1V。
[0012]在本公开的一些示例性实施例中，所述第二电压值大于所述晶体管的阈值电压。
[0013]根据本公开的另一个方面，提供一种存储器测试装置，所述装置包括：获取模块，用于获取预设测试图案；写入模块，用于按照所述预设测试图案，对所述存储器上的待测试存储阵列执行数据写入操作；电压调节模块，用于调低所述待测试存储阵列中晶体管的栅极与源极之间的压差；读取模块，用于对压差降低后的待测试存储阵列执行数据读取操作，得到读取数据；确定模块，用于基于所述预设测试图案和所述读取数据，确定所述存储器的失效测试结果。
[0014]根据本公开的再一个方面，提供一种电子设备，包括：处理器；以及存储器，用于存储处理器的可执行指令；其中，处理器配置为经由执行可执行指令来执行上述的存储器测试方法。
[0015]根据本公开的再一个方面，提供一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述的存储器测试方法。
[0016]根据本公开的再一个方面，提供一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现上述的存储器测试方法。
[0017]本公开实施例所提供的存储器测试方法、装置、电子设备及存储介质，本公开先获取预设测试图案，并按照预设测试图案，对存储器上的待测试存储阵列执行数据写入操作，再对存储器进行电压调节，调低待测试存储阵列中晶体管的栅极与源极之间的压差，之后，再对压差降低后的待测试存储阵列执行数据读取操作，得到读取数据，并基于预设测试图案和读取数据，确定存储器的失效测试结果。本公开通过调低待测试存储阵列中晶体管的栅极与源极之间的压差，制造一种针对PC
‑
PG短路失效(short fail)的较差的测试条件(worse condition)，在该测试条件下进行测试，正常的存储单元不会出现失效，而PC
‑
PG短路不明显导致失效(short fail)的存储单元在这种测试条件下就会暴露，从而使在测试前期抓取出不易暴露的失效，提高存储器产品的可靠性。
[0018]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
[0019]图1示出了本公开DRAM产品的存储阵列的示意图。
[0020]图2示出了图1中存储阵列上的存储单元的结构示意图。
[0021]图3示出了本公开PC
‑
PG短路失效示意图。
[0022]图4示出了本公开一示例性实施例中提供的存储器测试系统的架构示意图。
[0023]图5示出了本公开一示例性实施例中的存储器测试方法流程图。
[0024]图6示出了本公开一示例性实施例中待测试存储阵列的示意图。
[0025]图7示出了本公开一示例性实施例中压差降低后的待测试存储阵列示意图。
[0026]图8示出了本公开一示例性实施例存储器测试过程示意图。
[0027]图9示出本公开实施例中一种存储器测试装置示意图。
[0028]图10示出了本公开实施例提供的一种电子设备的结构框图。
[0029]图11示出本公开实施例中一种计算机可读存储介质示意图。
具体实施方式
[0030]现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器测试方法，其特征在于，所述方法包括：获取预设测试图案；按照所述预设测试图案，对所述存储器上的待测试存储阵列执行数据写入操作；调低所述待测试存储阵列中晶体管的栅极与源极之间的压差；对压差降低后的待测试存储阵列执行数据读取操作，得到读取数据；基于所述预设测试图案和所述读取数据，确定所述存储器的失效测试结果。2.如权利要求1所述的方法，其特征在于，调低所述待测试存储阵列中晶体管的栅极与源极之间的压差，包括：将所述待测试存储阵列中晶体管的栅极电压由第一电压值调低至第二电压值；和/或，将所述待测试存储阵列中晶体管的源极电压由第三电压值调高至第四电压值。3.如权利要求1所述的方法，其特征在于，所述待测试存储阵列包括多条位线和阵列分布的多个存储单元，所述待测试存储阵列中的晶体管为所述存储单元中的晶体管，每条所述位线耦接有一列存储单元；所述预设测试图案为用于在奇数位线耦接的存储单元上写第一数值、且在偶数位线耦接的存储单元上写第二数值的测试图案；或，所述预设测试图案为用于在奇数位线耦接的存储单元上写所述第二数值、且在偶数位线耦接的存储单元上写所述第一数值的测试图案。4.如权利要求1所述的方法，其特征在于，所述待测试存储阵列包括多条字线和阵列分布的多个存储单元，所述待测试存储阵列中的晶体管为所述存储单元中的晶体管，每条所述字线耦接有一行存储单元；在所述调低所述待测试存储阵列中晶体管的栅极与源极之间的压差之后，且在所述对压差降低后的待测试存储阵列执行数据读取操作，得到读取数据之前，所述方法还包括：依次对所述...

【专利技术属性】
技术研发人员：代宇，钱治丞，宋博，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：