蚀刻终止检测结构及蚀刻终止检测方法技术

本发明专利技术提供一种蚀刻终止检测结构及蚀刻终止检测方法。蚀刻终止检测结构包括衬底、第一介电层、第一终止层与第二介电层。衬底包括器件区与检测区。第一介电层位于衬底上。第一终止层位于第一介电层上。第二介电层位于第一终止层上。在器件区中的第一介电层与第一终止层中具有第一气隙。在检测区中的第二介电层中具有沟槽。沟槽暴露出第一终止层。上述蚀刻终止检测结构可用以检测蚀刻终止信号。止检测结构可用以检测蚀刻终止信号。止检测结构可用以检测蚀刻终止信号。

【技术实现步骤摘要】
蚀刻终止检测结构及蚀刻终止检测方法


[0001]本专利技术涉及一种半导体结构及检测方法，尤其涉及一种蚀刻终止检测结构及蚀刻终止检测方法。

技术介绍

[0002]在一些半导体结构中，会在互连线结构之间设置气隙(air gap)，以降低互连线结构之间的寄生电容，进而降低电阻电容延迟(resistance
‑
capacitance(RC)delay)。然而，当先后形成彼此相连的下气隙与上气隙时，在用以形成上气隙的蚀刻工艺中，很难控制蚀刻工艺的蚀刻终点(etching endpoint)，因此蚀刻工艺会对位于下气隙下方的半导体器件造成伤害。

技术实现思路

[0003]本专利技术提供一种蚀刻终止检测结构及蚀刻终止检测方法，其可用以检测蚀刻终止信号。
[0004]本专利技术提出一种蚀刻终止检测结构，包括衬底、第一介电层、第一终止层与第二介电层。衬底包括器件区与检测区。第一介电层位于衬底上。第一终止层位于第一介电层上。第二介电层位于第一终止层上。在器件区中的第一介电层与第一终止层中具有第一气隙。在检测区中的第二介电层中具有沟槽。沟槽暴露出第一终止层。
[0005]依照本专利技术的一实施例所述，在上述蚀刻终止检测结构中，沟槽的底面可高于第一终止层的底面。
[0006]依照本专利技术的一实施例所述，在上述蚀刻终止检测结构中，沟槽不贯穿第一终止层。
[0007]依照本专利技术的一实施例所述，在上述蚀刻终止检测结构中，在器件区中的第二介电层中可具有第二气隙。第二气隙可连接于第一气隙。
[0008]依照本专利技术的一实施例所述，在上述蚀刻终止检测结构中，还可包括第二终止层。第二终止层位于第二介电层上。
[0009]依照本专利技术的一实施例所述，在上述蚀刻终止检测结构中，第二气隙可贯穿第二终止层。沟槽可贯穿第二终止层。
[0010]依照本专利技术的一实施例所述，在上述蚀刻终止检测结构中，还可包括第三介电层。第三介电层位于第二终止层上。
[0011]依照本专利技术的一实施例所述，在上述蚀刻终止检测结构中，第二气隙可延伸至第三介电层中。沟槽可延伸至第三介电层中。
[0012]依照本专利技术的一实施例所述，在上述蚀刻终止检测结构中，检测区可位于器件区的旁边。
[0013]依照本专利技术的一实施例所述，在上述蚀刻终止检测结构中，衬底可包括芯片区(chip region)与切割道区(scribe line region)。
[0014]依照本专利技术的一实施例所述，在上述蚀刻终止检测结构中，器件区可位于芯片区中。检测区可位于芯片区或切割道区中。
[0015]本专利技术提出一种蚀刻终止检测方法，包括以下步骤。提供衬底。衬底包括器件区与检测区。在衬底上形成第一介电层。在第一介电层上形成第一终止层。在器件区中的第一介电层与第一终止层中形成第一气隙。在第一终止层上形成第二介电层。在检测区中的第二介电层中形成暴露出第一终止层的沟槽，且获得蚀刻终止信号。
[0016]依照本专利技术的一实施例所述，在上述蚀刻终止检测方法中，其中沟槽的底面可高于第一终止层的底面。
[0017]依照本专利技术的一实施例所述，在上述蚀刻终止检测方法中，沟槽不贯穿第一终止层。
[0018]依照本专利技术的一实施例所述，在上述蚀刻终止检测方法中，还可包括以下步骤。在器件区中的第二介电层中形成第二气隙。第二气隙可连接于第一气隙。
[0019]依照本专利技术的一实施例所述，在上述蚀刻终止检测方法中，第二气隙与沟槽可同时形成。
[0020]依照本专利技术的一实施例所述，在上述蚀刻终止检测方法中，还可包括以下步骤。在第二介电层上形成第二终止层。
[0021]依照本专利技术的一实施例所述，在上述蚀刻终止检测方法中，第二气隙可贯穿第二终止层。沟槽可贯穿第二终止层。
[0022]依照本专利技术的一实施例所述，在上述蚀刻终止检测方法中，还可包括以下步骤。在第二终止层上形成第三介电层。
[0023]依照本专利技术的一实施例所述，在上述蚀刻终止检测方法中，第二气隙可延伸至第三介电层中。沟槽可延伸至第三介电层中。
[0024]基于上述，在本专利技术所提出的蚀刻终止检测结构及蚀刻终止检测方法中，在检测区中的第二介电层中具有沟槽，且沟槽暴露出第一终止层。因此，可通过检测由沟槽所暴露出的第一终止层的信号来获得蚀刻终止信号。如此一来，在对第一气隙上方的第二介电层进行蚀刻工艺时，可通过蚀刻终止信号来防止上述蚀刻工艺对第一气隙下方的半导体器件造成伤害。
[0025]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
[0026]图1A至图1H为本专利技术的一些实施例的蚀刻终止检测结构的制造流程剖面图；
[0027]图2为本专利技术的一些实施例的衬底的俯视图；
[0028]图3为图1H的俯视图。
具体实施方式
[0029]下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本专利技术所涵盖的范围。为了方便理解，在下述说明中相同的构件将以相同的符号标示来说明。此外，附图仅以说明为目的，并未依照原尺寸作图。另外，俯视图中的特征与剖面图中的
特征并非按相同比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
[0030]图1A至图1H为根据本专利技术的一些实施例的蚀刻终止检测结构的制造流程剖面图。图2为根据本专利技术的一些实施例的衬底的俯视图。图3为图1H的俯视图。图1A至图1H为沿着图3中的I
‑
I
’
剖面线与II
‑
II
’
剖面线的剖面图。在本实施例的俯视图中，省略剖面图中的部分构件，以清楚说明俯视图中的各构件之间的位置关系。
[0031]请参照图1A，提供衬底100。衬底100包括器件区R1与检测区R2。检测区R2可位于器件区R1的旁边。在一些实施例中，如图2所示，衬底100可包括芯片区RC与切割道区RSL。割道区RSL可用以定义出芯片区RC。图1A的器件区R1可位于芯片区RC中。图1的检测区R2可位于图2的芯片区RC或切割道区RSL中。在一些实施例中，检测区R2可位于芯片区RC的虚拟区(dummy region)中。在一些实施例中，衬底100可为绝缘体上半导体(semiconductor
‑
on
‑
insulator，SOI)衬底，但本专利技术并不以此为限。举例来说，衬底100可包括衬底层100a、绝缘层100b与半导体层100c。衬底层100a的材料例如是半导体材料，如硅。绝缘层100b位于衬底层100a上。绝缘层100b的材料例如是氧化硅。半导体层100c位于绝缘层100b上。半导体层100c的材料例如是硅。在一些实施例中，可在衬底100中形成隔离结构102。隔离结构102例如是浅沟槽隔离结构。隔离结构102的材料例如是氧化硅。
[0032]在一些实施例中，可在衬底100上形成半导体器件104。半导体器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种蚀刻终止检测结构，其特征在于，包括：衬底，包括器件区与检测区；第一介电层，位于所述衬底上；第一终止层，位于所述第一介电层上；以及第二介电层，位于所述第一终止层上，其中在所述器件区中的所述第一介电层与所述第一终止层中具有第一气隙，在所述检测区中的所述第二介电层中具有沟槽，且所述沟槽暴露出所述第一终止层。2.根据权利要求1所述的蚀刻终止检测结构，其特征在于，所述沟槽的底面高于所述第一终止层的底面。3.根据权利要求1所述的蚀刻终止检测结构，其特征在于，所述沟槽不贯穿所述第一终止层。4.根据权利要求1所述的蚀刻终止检测结构，其特征在于，在所述器件区中的所述第二介电层中具有第二气隙，且所述第二气隙连接于所述第一气隙。5.根据权利要求4所述的蚀刻终止检测结构，其特征在于，还包括：第二终止层，位于所述第二介电层上。6.根据权利要求5所述的蚀刻终止检测结构，其特征在于，所述第二气隙贯穿所述第二终止层，且所述沟槽贯穿所述第二终止层。7.根据权利要求5所述的蚀刻终止检测结构，其特征在于，还包括：第三介电层，位于所述第二终止层上。8.根据权利要求7所述的蚀刻终止检测结构，其特征在于，所述第二气隙延伸至所述第三介电层中，且所述沟槽延伸至所述第三介电层中。9.根据权利要求1所述的蚀刻终止检测结构，其特征在于，所述检测区位于所述器件区的旁边。10.根据权利要求1所述的蚀刻终止检测结构，其特征在于，所述衬底包括芯片区与切割道区。11.根据权利要求10所述的蚀刻终止检测结构，其特征在于，所述器件区...

【专利技术属性】
技术研发人员：王润顺，朱猛剀，马卓娜，李华国，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：