多堆叠半导体器件和制造其的方法技术

提供了一种多堆叠半导体器件和制造其的方法。该多堆叠半导体器件包括：衬底；下纳米片晶体管，包括下沟道结构、围绕下沟道结构并包括栅极电介质层的下栅极结构、在下沟道结构两端的下源极/漏极区、以及将下源极/漏极区与下栅极结构隔离的至少一个下内部间隔物；在下纳米片晶体管上的上纳米片晶体管，包括上沟道结构、围绕上沟道结构并包括栅极电介质层的上栅极结构、在上沟道结构两端的上源极/漏极区、以及将上源极/漏极区与上栅极结构隔离的至少一个上内部间隔物；以及在下沟道结构和上沟道结构之间的隔离结构，其中包括与形成下内部间隔物或上内部间隔物的材料相同的材料的间隔物结构形成在隔离结构侧面。结构形成在隔离结构侧面。结构形成在隔离结构侧面。

【技术实现步骤摘要】
多堆叠半导体器件和制造其的方法


[0001]与本公开相关的装置和方法涉及包括使用隔离结构形成的源极/漏极区内部间隔物的多堆叠半导体器件，该隔离结构包括在上沟道结构和下沟道结构之间的薄氧化物层。

技术介绍

[0002]对半导体器件的小型化和改善的性能的日益增长的需求引入了纳米片晶体管。纳米片晶体管的特征在于由一个或更多个垂直堆叠的纳米片层形成的沟道结构和围绕纳米片层的栅极结构，所述一个或更多个垂直堆叠的纳米片层桥接形成于其在沟道长度方向上的两端的源极/漏极区(电极)。这些纳米片层用作纳米片晶体管的源极/漏极区之间的电流流动的通道。纳米片晶体管还有各种不同的名称，诸如多桥沟道FET(MBCFET)、纳米梁、纳米带、叠加的沟道器件等。
[0003]近来，三维堆叠(3D堆叠)半导体器件开始吸引行业关注，以实现更高的器件密度。这种多堆叠半导体器件可以通过从衬底以及形成在包括下沟道结构的下纳米片晶体管结构和包括上沟道结构的上纳米片晶体管结构之间的隔离(或分离)结构垂直堆叠两个或更多个纳米片堆叠而形成。下沟道结构和上沟道结构中的每个可以包括由硅锗(SiGe)层和硅(Si)层形成的多个纳米片层，所述多个纳米片层通过例如基于衬底以交替方式外延生长SiGe层和Si层而交替地位于衬底上。在制造多堆叠半导体器件的后续步骤中，被称为牺牲层的这些SiGe层将被替换金属栅极(RMG)结构代替。
[0004]在多堆叠半导体器件中提供隔离结构以将下沟道结构和上沟道结构彼此隔离。对于这种隔离结构，可以使用单个SiGe层或具有不同Ge浓度的多个SiGe层。然而，本申请的专利技术人已经认识到，当单个SiGe层或具有不同Ge浓度的多个层形成为两个沟道结构之间的隔离结构时，从其侧表面蚀刻每个沟道结构的牺牲SiGe层以及隔离结构的SiGe层以获得用于在其中形成内部间隔物的空腔(或凹槽)是非常困难的。内部间隔物被形成以将RMG结构与连接到每个沟道结构的Si层的源极/漏极区隔离。
[0005]当单个SiGe层用作隔离结构时，该SiGe层与每个沟道结构的SiGe层之间的厚度差异使得在通过蚀刻这些SiGe层的侧表面获得的空腔上沉积内部间隔物材料是非常困难的。为了解决这个问题，具有不同Ge浓度的多个SiGe层已被用作隔离结构，以减小厚度差异并调节SiGe层的侧表面处的蚀刻程度。然而，在这种情况下，在去除具有高浓度的Ge(例如，50％)的SiGe层期间，对于具有低浓度的Ge(例如，25％)的SiGe层，很难获得令人满意的蚀刻选择性。例如，在包括交替堆叠的具有50％ Ge的高Ge浓度SiGe层和具有25％ Ge的低Ge浓度SiGe层的隔离结构中，当高Ge浓度SiGe层在其侧表面处被蚀刻用于内部间隔物形成时，低Ge浓度SiGe层也可能被蚀刻，而没有经受住对于SiGe层的蚀刻选择性。因此，在SiGe隔离结构中，能充分容纳内部间隔物形成的适当结构轮廓可能崩塌。
[0006]因此，需要包括基于改善的沟道隔离结构形成的源极/漏极区内部间隔物的多堆叠半导体器件。
[0007]此
技术介绍
部分中公开的信息在实现本申请的实施方式的过程之前或期间已为
专利技术人所知或由专利技术人得出，或者是在实现实施方式的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。

技术实现思路

[0008]本公开提供了具有在下沟道结构和上沟道结构之间的改善的隔离结构以及基于隔离结构形成的内部间隔物的多堆叠半导体器件和制造该多堆叠半导体器件的方法。
[0009]根据实施方式，提供了一种多堆叠半导体器件，其可以包括：衬底；下纳米片晶体管，包括下沟道结构、围绕下沟道结构并包括栅极电介质层的下栅极结构、在下沟道结构两端的下源极/漏极区、以及将下源极/漏极区与下栅极结构隔离的至少一个下内部间隔物；在下纳米片晶体管上的上纳米片晶体管，包括上沟道结构、围绕上沟道结构并包括栅极电介质层的上栅极结构、在上沟道结构两端的上源极/漏极区、以及将上源极/漏极区与上栅极结构隔离的至少一个上内部间隔物；以及在下沟道结构和上沟道结构之间的隔离结构，其中包括与形成下内部间隔物或上内部间隔物的材料相同的材料的间隔物结构形成在隔离结构侧面。
[0010]根据实施方式，提供了一种多堆叠半导体器件，其可以包括：衬底；下纳米片晶体管，包括下沟道结构、围绕下沟道结构的下栅极结构、在下沟道结构两端的下源极/漏极区、以及将下源极/漏极区与下栅极结构隔离的至少一个下内部间隔物；在下纳米片晶体管上的上纳米片晶体管，包括上沟道结构、围绕上沟道结构的上栅极结构、在上沟道结构两端的上源极/漏极区、以及将上源极/漏极区与上栅极结构隔离的至少一个上内部间隔物；以及在下沟道结构和上沟道结构之间的隔离结构，其中隔离结构包括下栅极结构和上栅极结构中包括的栅极电介质层的至少一部分。
[0011]根据实施方式，提供了一种制造多堆叠半导体器件的方法。该方法可以包括：(a)在衬底上提供纳米片堆叠，该纳米片堆叠包括：下沟道结构，包括至少一个下牺牲层和至少一个下沟道层；在下沟道结构上的隔离结构，包括至少一个牺牲隔离层和至少一个沟道隔离层；以及在隔离结构上的上沟道结构，包括至少一个上牺牲层和至少一个上沟道层；(b)在纳米片堆叠上形成虚设栅极结构；(c)在下牺牲层的侧表面、牺牲隔离层的侧表面和上牺牲层的侧表面处形成空腔；(d)在空腔处形成内部间隔物；(e)形成分别连接到下沟道层和上沟道层的下源极/漏极区和上源极/漏极区；以及(f)用栅极结构代替虚设栅极结构、下牺牲层和上牺牲层以及至少一部分牺牲隔离层，其中，在操作(d)中，包括与形成内部间隔物的材料相同的材料的间隔物结构形成在隔离结构侧面。
附图说明
[0012]本专利技术构思的示例实施方式将从以下结合附图的详细描述被更清楚地理解，附图中：
[0013]图1A和图1B至图11A和图11B示出了根据实施方式的用于制造多堆叠半导体器件的方法，该多堆叠半导体器件具有在下沟道结构和上沟道结构之间的改善的隔离结构以及基于隔离结构形成的内部间隔物；
[0014]图12示出了根据实施方式的流程图，该流程图描述了以上参照图1A和图1B至图11A和图11B描述的制造多堆叠半导体器件的方法；以及
[0015]图13是示出根据示例实施方式的包括多堆叠半导体器件的电子装置的示意性框图。
具体实施方式
[0016]这里描述的实施方式都是示例实施方式，因此，本公开不限于此，并且可以实现为各种其它形式。不排除以下描述中提供的每个实施方式与也在此提供或未在此提供但与本公开一致的另一示例或另一实施方式的一个或更多个特征相关联。例如，即使在特定示例或实施方式中描述的事项没有在与其不同的示例或实施方式中描述，该事项也可以被理解为与该不同的示例或实施方式相关或组合，除非在其描述中另有提及。此外，应理解，本公开的原理、方面、示例和实施方式的所有描述旨在涵盖其结构等同物和功能等同物。此外，这些等同物应被理解为不仅包括当前众所周知的等同物，而且包括未来将开发的等同物，即，被专利技术来执行本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多堆叠半导体器件，包括：衬底；下纳米片晶体管，包括：下沟道结构；下栅极结构，围绕所述下沟道结构并包括栅极电介质层；下源极/漏极区，在所述下沟道结构的两端；以及至少一个下内部间隔物，将所述下源极/漏极区与所述下栅极结构隔离；在所述下纳米片晶体管上的上纳米片晶体管，包括：上沟道结构；上栅极结构，围绕所述上沟道结构，并包括所述栅极电介质层；上源极/漏极区，在所述上沟道结构的两端，以及至少一个上内部间隔物，将所述上源极/漏极区与所述上栅极结构隔离；以及在所述下沟道结构和所述上沟道结构之间的隔离结构，其中包括与形成所述下内部间隔物或所述上内部间隔物的材料相同的材料的间隔物结构形成在所述隔离结构侧面。2.根据权利要求1所述的多堆叠半导体器件，其中所述隔离结构包括至少一个半导体层，所述至少一个半导体层具有与所述上沟道结构和所述下沟道结构中的至少一个相同的材料成分，或者由具有与所述下沟道结构和所述上沟道结构中的至少一个的蚀刻选择性基本相同的蚀刻选择性的材料形成。3.根据权利要求2所述的多堆叠半导体器件，其中所述至少一个半导体层平行于所述下沟道结构和所述上沟道结构延伸。4.根据权利要求3所述的多堆叠半导体器件，其中所述下沟道结构和所述上沟道结构中的至少一个包括至少一个纳米片层，以及其中所述至少一个半导体层中的每个比所述至少一个纳米片层当中的纳米片层更薄。5.根据权利要求4所述的多堆叠半导体器件，其中所述至少一个半导体层包括多个半导体层。6.根据权利要求5所述的多堆叠半导体器件，其中所述下沟道结构和所述上沟道结构中的至少一个包括多个纳米片层，以及其中每个所述半导体层比每个所述纳米片层更薄。7.根据权利要求2所述的多堆叠半导体器件，其中所述至少一个半导体层包括多个隔离层，以及其中所述间隔物结构在每个所述隔离层侧面。8.根据权利要求7所述的多堆叠半导体器件，其中所述间隔物结构在所述至少一个上内部间隔物垂直下方。9.根据权利要求8所述的多堆叠半导体器件，其中所述间隔物结构垂直连接所述隔离层。10.根据权利要求1所述的多堆叠半导体器件，其中所述隔离结构包括所述栅极电介质层的至少一部分。11.一种多堆叠半导体器件，包括：
衬底；下纳米片晶体管，包括：下沟道结构；下栅极结构，围绕所述下沟道结构；下源极/漏极区，在所述下沟道结构的两端；以及至少一个下内部间隔物，将所述下源极/漏极区与所述下栅极结构隔离；在所述下纳米片晶体管上的上纳米片晶体管，包括：上沟道结构；上栅极结构，围绕所述上沟道结构；上源极/漏极区，在所述上沟道结构...

【专利技术属性】
技术研发人员：白在职，洪炳鹤，黄寅灿，徐康一，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：