实时时钟模块和电子设备制造技术

实时时钟模块和电子设备。能够降低写入时刻数据的存储器器件的功耗。与存储器器件连接的实时时钟模块具有：计时电路，其进行计时并生成时刻数据；第1接口电路，其对于所述存储器器件作为主接口发挥作用；电源电路，其向所述存储器器件供给电源电压；以及控制电路，其在开始向所述存储器器件供给所述电源电压后，经由所述第1接口电路向所述存储器器件写入与所述时刻数据的至少一部分时刻位对应的对象时刻数据，在向所述存储器器件写入所述对象时刻数据后，停止向所述存储器器件供给所述电源电压。压。压。

【技术实现步骤摘要】
实时时钟模块和电子设备


[0001]本专利技术涉及实时时钟模块和电子设备。

技术介绍

[0002]专利文献1公开了这样的实时时钟装置：通过初始电源接通，将非易失性存储器中存储的实时数据传送到易失性存储器，通过实时数据的传送结束，停止向非易失性存储器的电流供给，利用易失性存储器中存储的实时数据和从振荡电路输入的源振荡，通过实时时钟电路进行计时，在低电压和低电流下进行工作。
[0003]专利文献1：日本特开2007
‑
328404号公报
[0004]但是，专利文献1记载的实时时钟装置通过控制对内置的非易失性存储器的刚刚初始电源接通后的电流供给来降低非易失性存储器的功耗，但在将用于写入时刻数据的存储器器件外置的情况下，无法降低该存储器器件的功耗。

技术实现思路

[0005]本专利技术的实时时钟模块的一个方式与存储器器件连接，具有：计时电路，其进行计时并生成时刻数据；第1接口电路，其对于所述存储器器件作为主接口发挥作用；电源电路，其向所述存储器器件供给电源电压；以及控制电路，其在开始向所述存储器器件供给所述电源电压后，经由所述第1接口电路向所述存储器器件写入与所述时刻数据的至少一部分时刻位对应的对象时刻数据，在向所述存储器器件写入所述对象时刻数据后，停止向所述存储器器件供给所述电源电压。
附图说明
[0006]图1是示出包含第1实施方式的实时时钟模块的系统的结构例的图。
[0007]图2是第1实施方式的实时时钟模块的功能框图。
[0008]图3是示出控制电路基于事件触发信号的时间戳处理的一例的时序图。
[0009]图4是示出处理器的结构例的图。
[0010]图5是示出第1实施方式中的捕获数据的一例的图。
[0011]图6是示出包含第2实施方式的实时时钟模块的系统的结构例的图。
[0012]图7是第2实施方式的实时时钟模块的功能框图。
[0013]图8是示出控制电路基于定时器触发信号的时间戳处理的一例的时序图。
[0014]图9是示出第2实施方式中的捕获数据的一例的图。
[0015]图10是电子设备的功能框图。
[0016]标号说明
[0017]1实时时钟模块；2振子；3实时时钟电路；4主电源；5备用电源；6主器件；7存储器器件；8
‑
1～8
‑
M传感器器件；10振荡电路；20分频电路；30计时电路；40事件触发电路；50控制电路；51处理器；52非易失性存储器；60第1接口电路；70寄存器组；80第2接口电路；90温度
传感器；100振荡监视电路；110电源电压监视电路；120电源电压选择电路；130电源电路；140中断产生电路；150定时器触发电路；300电子设备；330操作部；340存储部；350通信部；360显示部；370声音输出部；511取出电路；512解码电路；513逻辑运算电路；514数据缓冲器；515捕获电路；521指令集。
具体实施方式
[0018]以下，使用附图详细说明本专利技术的优选实施方式。另外，以下说明的实施方式并不对权利要求书记载的本专利技术的内容进行不当限定。另外，以下说明的全部结构不一定是本专利技术的必要构成要件。
[0019]1.实时时钟模块
[0020]1‑
1.第1实施方式
[0021]图1是示出包含第1实施方式的实时时钟模块的系统的结构例的图。
[0022]如图1所示，第1实施方式的实时时钟模块1与主电源4、备用电源5、主器件6以及存储器器件7连接。
[0023]实时时钟模块1从主电源4被供给电源电压VDD，从备用电源5被供给电源电压VBAT。实时时钟模块1在从主电源4被供给电源电压VDD时以电源电压VDD进行工作，在切断来自主电源4的电源电压VDD的供给时以电源电压VBAT进行工作。因此，实时时钟模块1在来自主电源4的电源电压VDD的供给被切断的期间也能够继续计时工作。
[0024]主器件6从主电源4被供给电源电压VDD而进行工作。在本实施方式中，关于主器件6和实时时钟模块1，主器件6为主器件，实时时钟模块1为从器件，经由I2C总线进行通信。I2C是Inter
‑
Integrated Circuit的缩写。主器件6例如通过MCU或MPU实现。MCU是Micro Controller Unit的缩写，MPU是Micro Processor Unit的缩写。
[0025]存储器器件7从实时时钟模块1被供给电源电压MVDD而进行工作。存储器器件7例如是EEPROM等非易失性存储器。EEPROM是Electrically Erasable Programmable Read
‑
Only Memory的缩写。
[0026]在本实施方式中，关于实时时钟模块1和存储器器件7，实时时钟模块1为主器件，存储器器件7为从器件，经由I2C总线进行通信。
[0027]图2是第1实施方式的实时时钟模块1的功能框图。如图2所示，实时时钟模块1具有振子2和实时时钟电路3。
[0028]实时时钟模块1从主电源4经由实时时钟电路3的端子P1被供给电源电压VDD，从备用电源5经由实时时钟电路3的端子P2被供给电源电压VBAT。
[0029]振子2可以是音叉型石英振子、AT切石英振子、SC切石英振子等，也可以是SAW振子或石英振子以外的压电振子。SAW是Surface Acoustic Wave的缩写。另外，振子2也可以是以硅半导体为材料的MEMS振子。MEMS是Micro Electro Mechanical Systems的缩写。振子2可以通过压电效应被激励，也可以通过库仑力被驱动。
[0030]实时时钟电路3具备振荡电路10、分频电路20、计时电路30、事件触发电路40、控制电路50、第1接口电路60、寄存器组70、第2接口电路80、温度传感器90、振荡监视电路100、电源电压监视电路110、电源电压选择电路120、电源电路130以及中断产生电路140。但是，实时时钟电路3也可以构成为省略或变更这些要素的一部分，或者追加其他要素。在本实施方
式中，实时时钟电路3是单芯片的集成电路，但也可以由多个芯片的集成电路构成，也可以是至少一部分由分立部件构成。
[0031]电源电压监视电路110监视电源电压VDD，判定电源电压VDD是否为规定的电压值VT1以上，输出判定信号VDET。在本实施方式中，电源电压监视电路110在判定为电源电压VDD为电压值VT1以上的情况下，输出高电平的判定信号VDET，在判定为电源电压VDD小于电压值VT1的情况下，输出低电平的判定信号VDET。
[0032]另外，电源电压监视电路110监视电源电压VDD，判定电源电压VDD是否为规定的电压值VT2以下，输出第1电源电压降低信号VDDLOW。在本实施方式中，电源电压监视电路110在判定为电源电压VDD为电压值VT2以下的情况下，输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实时时钟模块，其与存储器器件连接，并具有：计时电路，其进行计时并生成时刻数据；第1接口电路，其对于所述存储器器件作为主接口发挥作用；电源电路，其向所述存储器器件供给电源电压；以及控制电路，其在开始向所述存储器器件供给所述电源电压后，经由所述第1接口电路向所述存储器器件写入与所述时刻数据的至少一部分时刻位对应的对象时刻数据，在向所述存储器器件写入所述对象时刻数据后，停止向所述存储器器件供给所述电源电压。2.根据权利要求1所述的实时时钟模块，其中，所述实时时钟模块具备存储控制用时刻数据的寄存器，所述控制电路在由所述控制用时刻数据确定的定时使得开始向所述存储器器件供给所述电源电压。3.根据权利要求2所述的实时时钟模块，其中，所述控制电路包括处理器，所述处理器在所述定时从休眠状态恢复而使得开始向所述...

【专利技术属性】
技术研发人员：须藤泰宏，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：