低功耗的多次可编程非易失性存储单元及其存储器制造技术

本发明专利技术涉及多次可编程非易失性存储单元及其存储单元组和存储器，所述存储单元包含：一个深N阱，第一P阱、第二P阱、和一个N阱，三者相互平行位于所述深N阱中，所述两个P阱被所述N阱分隔开；一个NMOS浮栅晶体管位于第一P阱中，该浮栅晶体管包含多晶硅浮栅及其下方的栅氧化物；一个电容位于第二P阱中，该电容包含一个或两个位于第二P阱中N型耦合区；所述第一P阱中的浮栅晶体管的浮栅及其栅氧化物，垂直于P阱与N阱的平行方向，延伸跨过N阱，直至覆盖第二P阱中的所述电容，分别形成该电容的上极板和栅氧化物。所述存储单元的编程和擦除操作，均通过富勒

【技术实现步骤摘要】
低功耗的多次可编程非易失性存储单元及其存储器


[0001]本专利技术总体涉及电可擦除可编程的非易失性存储器，更具体地，涉及低功耗的电可擦除可编程的非易失性存储单元。

技术介绍

[0002]非易失性存储器的存入数据在断电后也不会消失，并且可以长时间保持数据。基于此优点，这类存储器在电子设备中得到广泛应用。尤其是多次电可擦除可编程的非易失性存储器，可以多次进行数据的写入、擦除等，应用很广。这类非易失性存储器，多是单层多晶硅浮栅类型，主要通过沟道热电子注入来实现编程和擦除。编程时沟道热电子跃迁至浮栅，沟道内电流较大，导致功耗较高。
[0003]目前，行业内十分需求低功耗存储器。因此，需要对此类存储器进行优化，实现低功耗目的。

技术实现思路

[0004]本专利技术的第一方面涉及一种低功耗的多次电可擦除可编程的非易失性存储单元。它包含：一个深N阱;第一P阱、第二P阱、和一个N阱，三者相互平行位于所述深N阱中，而且所述两个P阱被所述N阱分隔开；一个NMOS浮栅晶体管位于第一P阱中，该浮栅晶体管包含多晶硅浮栅及其下方的栅氧化物；一个电容位于第二P阱中，该电容包含一个或两个位于第二P阱中的N型耦合区；所述第一P阱中的浮栅晶体管的浮栅及其栅氧化物，垂直于P阱与N阱的平行方向，延伸跨过N阱，直至覆盖第二P阱中的所述电容，分别形成该电容的上极板和栅氧化物。
[0005]在一个优选的实施方式中，所述存储单元的编程和擦除操作，均通过富勒
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诺德海姆隧穿进行。所述编程和擦除操作，在同一个部位进行，所述部位是浮栅晶体管内的栅氧化物层、或电容内的栅氧化物层。优选在电容内的栅氧化物层进行。在该情形下，优选电容内上极板的面积小于浮栅晶体管内浮栅的面积，所述浮栅晶体管内浮栅的面积与电容内上极板的面积之比为1.1:1.0
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50:1.0。更优选地，电容内的栅氧化物层厚度还小于浮栅晶体管内的栅氧化物层厚度，所述浮栅晶体管内的栅氧化物层的厚度与电容内的栅氧化物层厚度之比为：1.1:1.0
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5.0:1.0。
[0006]在另一个优选的实施方式中，所述存储单元中的电容是一个晶体管，包含两个位于第二P阱中的N型耦合区，分列于所述上极板两侧。
[0007]在再一个优选的实施方式中，所述存储单元还包含一个NMOS选择晶体管，位于第一P阱中，与所述浮栅晶体管串联，所述选择晶体管包含选择栅及其下方的栅氧化物。所述选择晶体管和浮栅晶体管各自都包含一个源极和一个漏极。优选选择管的源极与浮栅晶体管的漏极是一个共用极。
[0008]本专利技术的第二方面涉及一个多次可编程非易失性存储器装置，构建在一个P型衬底上，该存储器装置包含：至少一个上述的非易失性存储单元；其中所有存储单元的深N阱
合并成一体，位于所述P型衬底中；所有存储单元以相同的朝向和排布方式，排列成多行和多列，列的方向与存储单元内的P阱与N阱的平行方向一致，每列中存储单元的第一P阱、第二P阱、和N阱，沿列的方向分别合并成一体。
[0009]在一个优选的实施方式中，所述非易失性存储器装置还包含：位线、公共线、和控制线；其中公共线连接至一列存储单元中每个浮栅晶体管的源极；控制线连接至一行存储单元中每个电容的一个或两个N型耦合区域；在装置中没有选择晶体管的情形下，位线连接至一列存储单元中每个浮栅晶体管的漏极；在装置中有选择晶体管的情形下，位线连接至一列存储单元中每个选择晶体管的漏极，该情形下还有字线，连接至一行存储单元中每个选择晶体管的栅极。更优选所述的控制线连接至一行存储单元中每个电容的两个N型耦合区域、及其所在的第二P阱。
[0010]本专利技术的第三方面涉及一个多次可编程非易失性存储单元组，它包含：两个上述的存储单元，即：第一存储单元和第二存储单元，其中第一存储单元中的浮栅晶体管的源极、和电容的一个N型耦合区，分别与第二存储单元中的电容的一个N型耦合区、和浮栅晶体管的源极共用；其中两个单元的深N阱合并成一体，第一单元的第一P阱和第二P阱，分别与第二单元的第二P阱和第一P阱合并成一体。
[0011]在一个优选的实施方式中，所述第一和第二存储单元，通过富勒
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诺德海姆隧穿进行编程和擦除。每个单元内的编程和擦除，都在一个部位进行，而且两个单元的该部位相同。优选都在电容内的栅氧化物层进行。
[0012]在另一个优选的实施方式中，每个存储单元中，电容内上极板的面积小于浮栅晶体管内浮栅的面积，浮栅晶体管内浮栅的面积与电容内上极板的面积之比为1.1:1.0
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50:1.0。更优选地，电容内的栅氧化物层厚度还小于浮栅晶体管内的栅氧化物层厚度，浮栅晶体管内的栅氧化物层的厚度与电容内的栅氧化物层厚度之比为：1.1:1.0
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5.0:1.0。
[0013]在再一个优选的实施方式中，其中所述第一存储单元与第二存储单元的结构和组成完全相同。
[0014]本专利技术的第四方面，涉及一个多次可编程非易失性存储器装置，构建在一个P型衬底上，该存储器装置包含：至少一个上述的存储单元组；其中所有存储单元组的深N阱合并成一体，位于所述P型衬底中；所有存储单元组以相同的朝向和排布方式，排列成多行和多列，列的方向与存储单元内的P阱与N阱的平行方向一致，每列中存储单元组的两个P阱和N阱，沿列的方向，分别相应合并成一体。
[0015]在一个优选的实施方式中，上述非易失性存储器装置还包含：位线、公共线、和控制线；其中：公共线连接至一列中每个存储单元组中第一存储单元的浮栅晶体管的源极、和第二存储单元的电容的一个或两个N型耦合区域；控制线连接至一行中每个存储单元组中第一存储单元的电容的一个或两个N型耦合区域，和第二存储单元的浮栅晶体管的源极；在装置中没有选择晶体管的情形下，位线连接至一列中每个存储单元组中的两个浮栅晶体管的漏极；在装置中有选择晶体管的情形下，位线连接至一列中每个存储单元组中的两个选择晶体管的漏极，该情形下还有字线，连接至一行中每个存储单元组中的两个选择晶体管的栅极。更优选地，所述的公共线连接至一列中每个存储单元组中的第二存储单元的电容的两个N型耦合区域及其所在的P阱；所述的控制线连接至一行中每个存储单元组中的第一存储单元的电容的两个N型耦合区域及其所在的P阱。
[0016]本专利技术的存储单元的编程和擦除操作，在浮栅晶体管内的栅氧化物层、或电容内的栅氧化物层，通过富勒
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诺德海姆（F
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N）隧穿进行。与现有技术中的通过沟道热电子注入浮栅进行编程的多次可编程存储单元相比，本专利技术通过富勒
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诺德海姆隧穿进行编程，产生的电流很小（nA级），可以大幅度降低功耗。同时本专利技术的擦除也通过富勒
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诺德海姆隧穿进行，擦除效率高。
[0017]另外，本专利技术的包含两个存储单元的存储单元组，可以实现在同一的操作条件下，使一个存储单元进行编程，同时使另一个存储单元进行擦除。这样在读操作中，组内一个存储单元可以作为另一个单元的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一个多次可编程非易失性存储单元，其特征在于，包含：一个深N阱，第一P阱、第二P阱、和一个N阱，三者相互平行位于所述深N阱中，而且所述两个P阱被所述N阱分隔开；一个NMOS浮栅晶体管位于第一P阱中，该浮栅晶体管包含多晶硅浮栅及其下方的栅氧化物；一个电容位于第二P阱中，该电容包含一个或两个位于第二P阱中N型耦合区；所述第一P阱中的浮栅晶体管的浮栅及其栅氧化物，垂直于P阱与N阱的平行方向，延伸跨过N阱，直至覆盖第二P阱中的所述电容，分别形成该电容的上极板和栅氧化物。2.如权利要求1所述的非易失性存储单元，其中所述存储单元的编程和擦除操作，均通过富勒
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诺德海姆隧穿进行。3.如权利要求2所述的非易失性存储单元，其中所述存储单元的编程和擦除操作，在一个部位进行，所述部位是浮栅晶体管内的栅氧化物层、或电容内的栅氧化物层。4.如权利要求3所述的非易失性存储单元，其中所述的编程和擦除操作，在电容内的栅氧化物层处进行。5.如权利要求4所述的非易失性存储单元，其中所述电容内上极板的面积小于浮栅晶体管内浮栅的面积，所述浮栅晶体管内浮栅的面积与电容内上极板的面积之比为1.1:1.0
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50:1.0。6.如权利要求5所述的非易失性存储单元，其中所述电容内的栅氧化物层厚度小于浮栅晶体管内的栅氧化物层厚度；浮栅晶体管内的栅氧化物层的厚度与电容内的栅氧化物层厚度之比为：1.1:1.0
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5.0:1.0。7.如权利要求1
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6中任一项所述的非易失性存储单元，其中所述的电容是一个晶体管，包含两个位于第二P阱中的N型耦合区，分列于所述上极板两侧。8.如权利要求1
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6中任一项所述的非易失性存储单元，它还包含一个NMOS选择晶体管，位于第一P阱中，与所述浮栅晶体管串联，所述选择晶体管包含选择栅及其下方的栅氧化物。9.一个多次可编程非易失性存储器装置，构建在一个P型衬底上，该存储器装置包含：至少一个如权利要求1
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8中任一项所述的非易失性存储单元；其中所有存储单元的深N阱合并成一体，位于所述P型衬底中；所有存储单元以相同的朝向和排布方式，排列成多行和多列，列的方向与存储单元内的P阱与N阱的平行方向一致，每列中存储单元的第一P阱、第二P阱、和N阱，沿列的方向分别合并成一体。10.如权利要求9所述的非易失性存储器装置，它还包含：位线、公共线、和控制线；其中公共线连接至一列存储单元中每个浮栅晶体管的源极，控制线连接至一行存储单元中每个电容的一个或两个N型耦合区域；在装置中没有选择晶体管的情形下，位线连接至一列存储单元中每个浮栅晶体管的漏极；在装置中有选择晶体管的情形下，位线连接至一列存储单元中每个选择晶体管的漏极，该情形下还有字线，连接至一行存储单元中每个选择晶体管的栅极。11.如权利要求10所述的非易失性存储器装置，其中所述的控制线连接至...

【专利技术属性】
技术研发人员：宁丹，王宇龙，
申请(专利权)人：成都锐成芯微科技股份有限公司，
类型：发明
国别省市：